JPH04149742A - 演算器二重化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は演算器二重化方式、特に中央処理装置の演算装
置における演算器二重化方式に関する。

〔従来の技術〕

従来、この種の演算器二重化方式は、二重化された演算
器の二つの出力を比較器によって比較し、異なっている
場合に誤り有と判断し、即座にハードウェアエラー処理
を行なわせるようになっている。

〔発明か解決しようとする課題〕

ト述した従来の演算器二重化方式は、二重化された演算
器の何れかが正しく動作している場合でも、比較器によ
り誤り出力が出た場合は即座にハードウェアエラー処理
に移行し、正しい出力が無駄になるという欠点がある。

〔課題を解決するための手段〕

本発明の演算器二重化方式は、中央処理装置の演算装置
における演算器二重化方式において、二つの入力データ
の演算を実行する第１の演算器と、この第１の演算器と
同一の入力を受けて同一の演算を行なう第２の演算器と
、前記二つの入力データから前記演算器の出力データに
対するパリティをこの出力データを受けることなく作成
するパリティプリディクタと、前記第１および第２の演
算器の出力データを比較して同じくないときに第１の誤
り信号を出力する比較器と、前記第１の演算器の出力デ
ータと前記パリティプリディクタからのパリティとから
パリティチェックを行ない誤りがあるときは第２の誤り
信号を出力する第】のパリティチェッカと、前記第２の
演算器の出力データと前記パリティプリディクタからの
パリティとからパリティチェックを行ない誤りがあると
きは第３の誤り信号を出力する第２のパリティチェッカ
と、前記第１の誤り信号を受けなり）ときは前記第１の
演算器の出力データを、前記第１の誤り信号を受け、か
つ前記第２または第３の誤り信号の何れかを受けたとき
はそれぞれ前記第３また第２の演算器の出力データを選
択して演算出力データとさせる演算出力データ制御回路
とを有することにより構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図で、演算器にデ
ータを入力するためのレジスタならびにセレクタを含ん
で示されている。図において、レジスタ群を構成するｎ
個のレジスタ２１，２２゜〜２ｎはそれぞれセレクタ１
．１，１２、〜１ｎの出力に接続されている６レジスタ
２１．２２．〜２ｎのそれぞれの出力はそれぞれセレク
タ３１および３２に入力され、セレクタ３１および３２
の出力はそれぞれ演算器１および２とパリティプリディ
クタ３とに接続されている。演算器１および２の出力は
共に比較器４およびセレクタ９に接続されると共に、そ
れぞれパリティチェッカ６および７とパリティ発生器５
とに接続されている。バリデイブリデイクタ３の出力は
パリティチェッカ６．７およびセレクタ９に接続されて
いる。比較器４の出力、パリティチェッカ６および７の
出力は共に演算器出力データ制御回１８に接続され、演
算器出力データ制御回路８の出力はセレクタ９を制御す
るようになっていて、セレクタ９の出力はセレクタ１１
．．１２．〜】ｎに接続されている。

以上の構成において、セレクタ１１，１２．〜１ｎはマ
イクロ命令ににより指定され、選択した出力データａｌ
　、　ａ３、〜ａ、をそれぞれレジスタ２１．２２．〜
２ｎにセットする。演算器１゜２およびパリティプリデ
ィクタ３のそれぞれの二つの入力データＣおよびｄは、
セレクタ３１および３２によりマイクロ命令に従ってレ
ジスタ２１゜２２、〜２ｎのそれぞれの出力データｂ、
、ｂ２゜〜・ｂ、、から選択される。演算器ｌおよび２
は同機能を有していて、一つのマイクロ命令により演算
を行ない、それぞれの出力データｅおよびｆを出力する
。従って演算器】および２が正しく動作していれば出力
データｅとｆとは同じである。パリティプリディクタ３
は入力データＣおよびｄから演算器１または２で得られ
る演算結果を用いることなく、この演算結果から得られ
ると同じ値のパリティを作成する。パリティ発生回路５
は演算器２の出力データｆのみを用いてパリティ出力り
を作成する。比較器４は出力データｅとｆとの値を比較
して同じ値でない場合に限り誤り信号ｉを８３力する。

パリティチェッカ６および７は、それぞれ出力データｅ
およびｆのパリティを作り、これらのパリティとパリテ
ィプリディクタ３パリテイ出力ｇとを比較して、同じで
ない場合に限りそれぞれ誤り信号ｊおよびｋを出力する
。演算器出力データ制御回路８は、三つの誤り信号ｉ、
ｊおよびｋの有無によってセレクタ９の選択制御のため
の選択信号１およびハードウェア誤り信号ｍを出力する
。即ち、誤り信号ｉが入力されなかったときは、誤り信
号ｊ、に入力に拘らず選択信号ｉにより、セレクタ９に
出力データｅ、パリティ出力りを選択させる。また、誤
り信号ｉが入力され、かつ誤り信号ｊが入力されたとき
は出力データｅが異常と考えられるので、選択信号ｊに
よりセレクタ９に出力データｆ、パリティ出力ｇを選択
させる。誤り信号ｉが入力され、逆に誤り信号ｋが入力
されたときは出力データｆが異常と考えられるので選択
信号孟によりセレクタ９に出力データｅ、パリティ出力
ｇを選択させる。従って二つの演算器１および２の内一
方の演算器が異常なデータを出力したとしても、正常な
値を８カした演算器の出力をセレクタ９によって選択し
て出力させることができ、マイクロ命令が演算命令の場
合に、そのマイクロ命令によって指定されたレジスタ群
の中のレジスタに正常な清算出力が入力できる。

なお、演算器出力データ制御回路８に誤り信号ｉが入力
され、更に誤り信号ｊおよびｋが共に入力された場合は
、演算器１および２が共に異常な考えられ、また誤り信
号ｊおよびｋが共に入力されなかった場合は、比較器４
．パリティチェッカ６゜７またはパリティプリディクタ
３等の異常が考えられるが正常な演算器を判定すること
ができないので、共にハードウェア誤り信号ｍを出力し
てエラー処理を行なわせる。

〔発明の効果〕

以上説明したように本発明は、演算器の二重化における
出力比較で誤り検出がなされても、即座にハードウェア
エラー処理とすることなく、二つの演算器のうちどちら
か一方が正常動作をしている場合は、その演算器の出力
データを選択することにより、エラー処理をすることな
く、マイクロ命令指定のレジスタに正常なデータを格納
することができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図である。 １．２・・・演算器、３・・・パイティプリデイクタ、
４・・・比較器、５・・・パリティ発生器、６．７・・
・パリティチェッカ、８・・・演算器出力データ制御回
路、９．１１，１２．＞ｉｎ、３１．３２・・・セレク
タ、２１，２２．〜２ｎ・・・レジスタ。

Claims (1)

【特許請求の範囲】
1. 中央処理装置の演算装置における演算器二重化方式にお
   いて、二つの入力データの演算を実行する第１の演算器
   と、この第１の演算器と同一の入力を受けて同一の演算
   を行なう第２の演算器と、前記二つの入力データから前
   記演算器の出力データに対するパリテイをこの出力デー
   タを受けることなく作成するパリティプリディクタと、
   前記第１および第２の演算器の出力データを比較して同
   じくないときに第１の誤り信号を出力する比較器と、前
   記第１の演算器の出力データと前記パリティプリディク
   タからのパリテイとからパリテイチェックを行ない誤り
   があるときは第２の誤り信号を出力する第１のパリテイ
   チェッカと、前記第２の演算器の出力データと前記パリ
   ティプリディクタからのパリテイとからパリテイチェッ
   クを行ない誤りがあるときは第３の誤り信号を出力する
   第２のパリテイチェッカと、前記第１の誤り信号を受け
   ないときは前記第１の演算器の出力データを、前記第１
   の誤り信号を受け、かつ前記第２または第３の誤り信号
   の何れかを受けたときはそれぞれ前記第３また第２の演
   算器の出力データを選択して演算出力データとさせる演
   算出力データ制御回路とを有することを特徴とする演算
   器二重化方式。