JPS61148539A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、誤動作防止機構を有する情報処理装置に関す
る。特に、複数の制御部が一つの演算処理部を共有する
情報処理装置において、二重化して誤動作を防止する機
構を備えた情報処理装置に関する。

〔概　要〕

二つの制御部が一つの演算処理部を共有する悄報処理装
置において、 二重化されたモードレジスタを備え、その一方の出力信
号により各々の制御部からの制御信号に、互いに異なる
パリティモードでパリティコードを挿入し、他方の出力
信号により一つの制御信号を選択し、そのパリティチェ
ックを行うことにより、モードレジスタや選択回路の故
障を含む障害に対して、誤動作が防止されるようにした
ものである。

〔従来の技術〕

従来の情報処理装置は、制御部を全て二重化して制御信
号を保証することにより誤動差を防止する方法、あるい
は制御信号のパリティチェックを行って誤動作を防止す
る方法が採られている。

複数の制御部が一つの演算処理部を共有する情報処理装
置では、一つの制御部を選択するモードレジスタおよび
選択回路を備え、選択された制御部からの制御信号を演
算処理部に送出する構成である。

〔発明が解決しようとする問題点〕

ところが、このような従来の情報処理装置では、制御部
を全て二重化して制御信号を保証する方法は、構成上ハ
ード量が多くなる欠点があり、制御信号のパリティチェ
ックを行う方法は、モードレジスタや選択回路のチェッ
クが行われていないために、その故障が検出されず誤動
作を引き起こす欠点があった。

本発明は、このような従来の欠点を解決するもので、複
数の制御部が一つの演算処理部を共有する情報処理装置
において、簡単な構成で二重化し誤動作を防止すること
ができる情報処理装置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、二つの制御部と、一つの演算処理部と、この
演算処理部が上記二つの制御部のいずれの信号を入力す
るかを指定する第一のモードレジスタと、このモードレ
ジスタの指令により上記二つの制御部の一つを選択して
、その制御信号あるいはデータ信号を上記演算処理部に
送出する選択回路とを備え、さらに上記制御部からの制
御信号あるいはデータ信号にパリティコードを付加する
パリティ生成回路と、上記選択回路の出力のパリティチ
ェックを行い、パリティエラー信号を送出するパリティ
チェック回路とを備えた情報処理装置において、上記パ
リティ生成回路が生成するパリティコードを偶数モード
あるいは奇数モードに指定する第二のモードレジスタを
備え、この第二のモードレジスタは、上記第一のモード
レジスタと同一の信号を送出する構成であり、上記二つ
のパリティ生成回路はこの信号により互いに異なるパリ
ティモードによりパリティコードが生成され、　る構成
であることを特徴とする。

〔作　用〕

本発明は、演算処理部がどの制御部のもとて演算を実行
するかを指定する二重化されたモードレジスタの一方の
出力信号により、指定された制御部の制御信号と他の制
御部の制御信号とに対して、パリティモードが互いに異
なるようにパリティコードを生成する。同時に二重化さ
れたモードレジスタの他方の出力信号により、選択回路
がどの制御部と演算処理部とを接続するかを選択する。

したがって、いずれかのパリティモードに設定されたパ
リティチェック回路が、そのパリティコード信号のパリ
ティチェックを行うことにより、制御信号の異常、モー
ドレジスタおよび選択回路、　の故障を検出することが
できる。

〔実施例〕

以下、本発明の実施例方式を図面に基づいて説明する。

図は、本発明の一実施例を示すブロック構成図である０
図において、第一の制御部１および第二の制御部２から
の制御信号１０１および１０２が、選択回路３を介して
その一方の制御信号１０３が選択されて演算処理部４に
送出される。制御信号１０１および１０２は、それぞれ
分岐してパリティ生成回路５および６に入力し、パリテ
ィコードが付加されたパリティコード信号１０４および
１０５を選択回路３に送出する。制御信号１０３は分岐
してパリティチェック回路７に入力し、パリティチェッ
クを行ってその結果を演算処理部４に送出する。モード
レジスタ８の選択指示出力は選択回路３に接続され、モ
ードレジスタ９の出力はパリティ生成回路５．６に接続
される。

モードレジスタ８．９は、常に同一値がセットされる二
重化構成であり、演算処理部４はモードレジスタ８の出
力がｒＯＪの場合には制御部１の制御信号１０１、「１
」の場合には制御部２の制御信号１０２により制御され
て演算を実行する構成である。選択回路３は、モードレ
ジスタ８の出力に従って制御信号１０１．１０２および
パリティコード信号１０４．１０５を選択して制御信号
１０３として送出する。

モードレジスタ９の出力がｒＯＪの場合には、パリティ
生成回路５は制御信号１０１をもとに奇数パリティコー
ドを生成し、パリティ生成回路６は制御信号１０２をも
とに偶数パリティコードを生成する。モードレジスタ９
の出力が「１」の場合には、パリティ生成回路５は偶数
パリティコードを生成し、パリティ生成回路６は奇数パ
リティコードを生成する。

すなわち、たとえばモードレジスタ８．９の出力が「０
」の場合には、選択回路３は制御部ｌからの制御信号１
０１、および奇数パリティコードを生成するパリティ、
生成回路５からのパリティコード信号１０４を選択し、
制御信号１０３として送出する。

パリティチェック回路７は、選択回路３で選択された制
御信号１０３の奇数パリティチェックを行い、演算処理
部４にその結果を送出する。演算処理部４は、このパリ
ティチェックの結果が正しければ、制御信号１０３の制
御により演算を実行する。

パリティチェックの結果が誤りであれば演算処理を行わ
ずエラー処理を行う。

次に、選択回路３やモードレジスタ８．９に故障が発生
した場合の動作について説明する。

選択回路３が、モードレジスタ８の出力が「１」にもか
かわらず、制御部１からの制御信号１０１およびパリテ
ィチェック回路５からのパリティコード信号１０４を誤
って選択したときには、モードレジスタ９の出力がｒｌ
Ｊであるので、パリティ生成回路５は偶数パリティコー
ドを生成するためにパリティチェック回路７でパリティ
エラーとして検出される。同様に、モードレジスタ８の
出力が「０」にもかかわらず、制御部２からの制御信号
１０２およびパリティチェック回路６からのパリティコ
ード信号１０５を誤って選択したときにも、モードレジ
スタ９の出力が「０」であるので、パリティ生成回路６
は偶数パリティコードを生成するためにパリティチェッ
ク回路７でパリティエラーとして検出される。

このように、制御信号１０１．１０２のパリティチェッ
クばかりでなく、モードレジスタ８．９および選択回路
３の故障もパリティチェックにより検出することができ
る。

本実施例では、制御部１．２からの制御信号１０１１０
２を対象として述べたが、データ信号であっても同様に
本発明を実施することができる。

また、本実施例では二つの制御部１．２が一つの演算処
理部４を共有する構成を示したが、３以上の制御部が一
つの演算処理部を共有するには、ハイアラーキ構成にし
てパリティチェックを行うことにより同様に本発明を実
施することができる。

〔発明の効果〕

本発明の情報処理装置は、以上説明したように、比較的
簡単な回路を付加するだけで、モードレジスタや選択回
路の故障を含む障害に対して、誤動作が防止され信顛性
が向上する優れた効果がある。

【図面の簡単な説明】

図は本発明の一実施例を示すブロック構成図。

Claims (1)

【特許請求の範囲】
1. （１）二つの制御部と、 一つの演算処理部と、 この演算処理部が上記二つの制御部のいずれの信号を入
   力するかを指定する第一のモードレジスタと、 このモードレジスタの指令により上記二つの制御部の一
   つを選択して、その制御信号あるいはデータ信号を上記
   演算処理部に送出する選択回路とを備え、さらに、 上記制御部からの制御信号あるいはデータ信号にパリテ
   ィコードを付加するパリティ生成回路と、上記選択回路
   の出力のパリティチェックを行い、パリティエラー信号
   を送出するパリティチェック回路と を備えた情報処理装置において、 上記パリティ生成回路が生成するパリティコードを偶数
   モードあるいは奇数モードに指定する第二のモードレジ
   スタを備え、 この第二のモードレジスタは、上記第一のモードレジス
   タと同一の信号を送出する構成であり、上記二つのパリ
   ティ生成回路はこの信号により互いに異なるパリティモ
   ードによりパリティコードが生成される構成である ことを特徴とする情報処理装置。