JPH0523087B2 - - Google Patents
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- JPH0523087B2 JPH0523087B2 JP6221283A JP6221283A JPH0523087B2 JP H0523087 B2 JPH0523087 B2 JP H0523087B2 JP 6221283 A JP6221283 A JP 6221283A JP 6221283 A JP6221283 A JP 6221283A JP H0523087 B2 JPH0523087 B2 JP H0523087B2
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- JP
- Japan
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- output
- cpu
- bus
- circuit
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- 238000000034 method Methods 0.000 claims description 12
- 230000000087 stabilizing effect Effects 0.000 claims 1
- 230000002457 bidirectional effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 230000005284 excitation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/007—Fail-safe circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electric Propulsion And Braking For Vehicles (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、２組のマイクロプロセツサまたはワ
イヤードロジツク（以下CPUと記す）により構
成した直列二重系処理装置からのビツト情報出力
に関するものである。
イヤードロジツク（以下CPUと記す）により構
成した直列二重系処理装置からのビツト情報出力
に関するものである。
安全が要求される保安装置では、一般に最終出
力リレーの状態が無励磁となる側を安全側とし、
装置が故障した場合には極めて高い確率で最終出
力を安全側に安定させるようなフエイルセイフ回
路構成がとられている。
力リレーの状態が無励磁となる側を安全側とし、
装置が故障した場合には極めて高い確率で最終出
力を安全側に安定させるようなフエイルセイフ回
路構成がとられている。
このような保安装置に直列二重系構成の処理装
置を導入するにさいしては、処理装置の故障を極
めて高い確率で検出するとともに、その二重系出
力をフエイルセイフにANDすることが必要であ
る。
置を導入するにさいしては、処理装置の故障を極
めて高い確率で検出するとともに、その二重系出
力をフエイルセイフにANDすることが必要であ
る。
従来におけるフエイルセイフ化出力の方法は、
２組のCPUにそれぞれビツト情報毎に出力リレ
ー回路を設け、リレー接点回路にてAND出力す
る方法、あるいは両CPUからの出力をビツト情
報毎にフエイルセイフ特性を有した2AND回路に
まとめ、リレー出力する方法などがある。前者の
リレー接点によるAND出力方法では、出力リレ
ー回路が１ビツト当り２組必要となるため、経済
性、信頼性の面で極めて不利である。また後者の
2AND回路を用いる方法では、2AND回路のいか
なる部分が故障しても必ず“０”出力となるフエ
イルセイフ性が必要なため、一般には発振器と増
幅回路により構成された特殊なフエイルセイフ論
理素子を用いて2AND回路を構成している。した
がつて、2AND回路が高価となるとともに、信頼
性の低下が避けられず、実用の面からは信頼度を
向上するための冗長回路化が必要となりますます
経済性を損うなどの欠点を有している。
２組のCPUにそれぞれビツト情報毎に出力リレ
ー回路を設け、リレー接点回路にてAND出力す
る方法、あるいは両CPUからの出力をビツト情
報毎にフエイルセイフ特性を有した2AND回路に
まとめ、リレー出力する方法などがある。前者の
リレー接点によるAND出力方法では、出力リレ
ー回路が１ビツト当り２組必要となるため、経済
性、信頼性の面で極めて不利である。また後者の
2AND回路を用いる方法では、2AND回路のいか
なる部分が故障しても必ず“０”出力となるフエ
イルセイフ性が必要なため、一般には発振器と増
幅回路により構成された特殊なフエイルセイフ論
理素子を用いて2AND回路を構成している。した
がつて、2AND回路が高価となるとともに、信頼
性の低下が避けられず、実用の面からは信頼度を
向上するための冗長回路化が必要となりますます
経済性を損うなどの欠点を有している。
本発明は、上述の欠点を改善するためになされ
たもので、汎用の回路部品を用い一方のCPUに
情報の出力制御を、他方のCPUにチエツクのた
めの入力制御をそれぞれ分担させることにより、
論理的にフエイルセイフANDを用いた場合と等
価となるフエイルセイフ出力方法を提供するもの
である。
たもので、汎用の回路部品を用い一方のCPUに
情報の出力制御を、他方のCPUにチエツクのた
めの入力制御をそれぞれ分担させることにより、
論理的にフエイルセイフANDを用いた場合と等
価となるフエイルセイフ出力方法を提供するもの
である。
以下本発明の実施例を図に従つて説明する。
第１図は、本発明の方法を実施するための二重
系処理装置と出力回路の構成を示すブロツク図
で、Ｉ／Ｏバス１１は双方向バスドライバ５を経
由してCPU１のＩ／Ｏポートへ、またバスドラ
イバ６を経由してCPU２のＩ／Ｏポートへ接続
する。さらにデータ出力のためのラツチレジスタ
９，…，１０の入力側とバスドライバ、７，…，
８の出力側に接続し、ラツチレジスタ９，…，１
０の各出力は、１ビツト毎に交番信号を増幅、整
流するリレー駆動回路１２と出力リレー１３によ
り構成されたリレー出力回路に接続する。
系処理装置と出力回路の構成を示すブロツク図
で、Ｉ／Ｏバス１１は双方向バスドライバ５を経
由してCPU１のＩ／Ｏポートへ、またバスドラ
イバ６を経由してCPU２のＩ／Ｏポートへ接続
する。さらにデータ出力のためのラツチレジスタ
９，…，１０の入力側とバスドライバ、７，…，
８の出力側に接続し、ラツチレジスタ９，…，１
０の各出力は、１ビツト毎に交番信号を増幅、整
流するリレー駆動回路１２と出力リレー１３によ
り構成されたリレー出力回路に接続する。
一方CPU１からの出力制御信号WRp，…，
WRiはセレクタ３より該当のラツチレジスタ９，
…，１０へ、出力タイミング信号WRはセレクタ
３とCPU２へそれぞれ接続し、CPU２からの入
力制御信号RDp，…，RDiはセレクタ４より該当
のバスドライバ７，…，８に接続するとともに、
入力タイミング信号RDはセレクタ４とCPU１へ
それぞれ接続することにより構成する。
WRiはセレクタ３より該当のラツチレジスタ９，
…，１０へ、出力タイミング信号WRはセレクタ
３とCPU２へそれぞれ接続し、CPU２からの入
力制御信号RDp，…，RDiはセレクタ４より該当
のバスドライバ７，…，８に接続するとともに、
入力タイミング信号RDはセレクタ４とCPU１へ
それぞれ接続することにより構成する。
第２図は、上記フエイルセイフANDの概念を
説明するためのものである。
説明するためのものである。
ラツチレジスタ９，…，１０への出力信号の書
き込みは、CPU１が双方向バスドライバ５を経
由して、Ｉ／Ｏバス１１と出力制御信号Wp，…，
Wiにより行い、ラツチレジスタ９，…，１０の
出力状態信号は、CPU２の入力制御信号RDp，
…，RDiによりＩ／Ｏバス１１に乗せ、両CPU
１，２が同時に入力し、ラツチレジスタ９，…，
１０回路の故障チエツクを行う構成となつてい
る。
き込みは、CPU１が双方向バスドライバ５を経
由して、Ｉ／Ｏバス１１と出力制御信号Wp，…，
Wiにより行い、ラツチレジスタ９，…，１０の
出力状態信号は、CPU２の入力制御信号RDp，
…，RDiによりＩ／Ｏバス１１に乗せ、両CPU
１，２が同時に入力し、ラツチレジスタ９，…，
１０回路の故障チエツクを行う構成となつてい
る。
すなわち、CPU１が出力信号をラツチレジス
タ９，…，１０に出力し、その出力結果をCPU2
がフイードバツク入力することにより、両CPU
１，２が協調しながらラツチレジスタ９，…，１
０回路の故障チエツクを行うため、論理的には第
２図に示すようにフエイルセイフAND回路と等
価となる。
タ９，…，１０に出力し、その出力結果をCPU2
がフイードバツク入力することにより、両CPU
１，２が協調しながらラツチレジスタ９，…，１
０回路の故障チエツクを行うため、論理的には第
２図に示すようにフエイルセイフAND回路と等
価となる。
第３図および第４図は、第１図の具体的な実施
例を説明するためのタイムチヤートとフローチヤ
ートである。
例を説明するためのタイムチヤートとフローチヤ
ートである。
第１図において、CPU１，２は同期しながら
同一の処理を行うものである。該当ビツトに情報
“１”を出力する場合は、CPU１，２が協調しな
がら次の〜の動作を一定周期で繰り返すこと
によりラツチレジスタ９，…，１０より交番信号
を発生させ、この信号を駆動回路１２にて増幅、
整流し出力リレー１３を動作させる。
同一の処理を行うものである。該当ビツトに情報
“１”を出力する場合は、CPU１，２が協調しな
がら次の〜の動作を一定周期で繰り返すこと
によりラツチレジスタ９，…，１０より交番信号
を発生させ、この信号を駆動回路１２にて増幅、
整流し出力リレー１３を動作させる。
CPU１が該当ビツトを論理“１”にし、ラ
ツチレジスタ９，…，１０に出力する。
ツチレジスタ９，…，１０に出力する。
CPU２がバスドライバ７，…８を制御し、
ラツチレジスタ９，…，１０の出力状態をＩ／
Ｏバス１１に乗せ、CPU１，２が同時に入力
チエツクを行う。
ラツチレジスタ９，…，１０の出力状態をＩ／
Ｏバス１１に乗せ、CPU１，２が同時に入力
チエツクを行う。
CPU１が該当ビツトを論理“０”にし、ラ
ツチレジスタ９，…，１０に出力する。
ツチレジスタ９，…，１０に出力する。
CPU２がバスドライバ７，…８を制御し、
ラツチレジスタ９，…，１０の出力状態をＩ／
Ｏバス１１に乗せ、CPU１，２が同時に入力
チエツクを行う。
ラツチレジスタ９，…，１０の出力状態をＩ／
Ｏバス１１に乗せ、CPU１，２が同時に入力
チエツクを行う。
また、情報“０”を出力する場合は、上記の
該当ビツトを論理“０”にすれば、ラツチレジス
タ９，…，１０からは交番信号がなくなり、出力
リレーは無励磁となり情報“０”が出力される。
該当ビツトを論理“０”にすれば、ラツチレジス
タ９，…，１０からは交番信号がなくなり、出力
リレーは無励磁となり情報“０”が出力される。
CPU１は、該当出力ビツトを論理“１”にし、
双方向バスドライバ５を経てＩ／Ｏバス１１に出
力した後、セレクト信号と出力タイミング信号
WRをセレクタ３に出力すると、ラツチレジスタ
９，…，１０は、出力制御信号WRp，…，WRi
によりＩ／Ｏバス１１の信号を書き込む。
双方向バスドライバ５を経てＩ／Ｏバス１１に出
力した後、セレクト信号と出力タイミング信号
WRをセレクタ３に出力すると、ラツチレジスタ
９，…，１０は、出力制御信号WRp，…，WRi
によりＩ／Ｏバス１１の信号を書き込む。
一方CPU２は、CPU１からの出力タイミング
信号WRを検出すると、セレクト信号と入力タイ
ミング信号をセレクタ４に出力し、入力制御信号
RDp，…，RDiにより該当バスドライバ７，…８
を駆動し、該当ラツチレジスタ９，…，１０の出
力をＩ／Ｏバス１１に乗せるとともに、バスドラ
イバ６を制御し該出力状態を入力し、CPU１と
同様の論理で作成した出力信号と比較し回路の故
障をチエツクする。
信号WRを検出すると、セレクト信号と入力タイ
ミング信号をセレクタ４に出力し、入力制御信号
RDp，…，RDiにより該当バスドライバ７，…８
を駆動し、該当ラツチレジスタ９，…，１０の出
力をＩ／Ｏバス１１に乗せるとともに、バスドラ
イバ６を制御し該出力状態を入力し、CPU１と
同様の論理で作成した出力信号と比較し回路の故
障をチエツクする。
またCPU１は、CPU２からの前記入力タイミ
ング信号Ｒを検出すると、双方向バスドライバ５
を制御して該出力状態を入力し、先の出力信号と
比較し回路の故障をチエツクする。
ング信号Ｒを検出すると、双方向バスドライバ５
を制御して該出力状態を入力し、先の出力信号と
比較し回路の故障をチエツクする。
CPU１，２は、一定時隔ΔTの周期で上記該当
出力ビツトを論理“１”、“０”を交互に出力する
ことによりラツチレジスタ９，…，１０の出力を
交番信号化し、“１”情報を出力する。また、
“０”情報は、前記交番信号を停止することによ
り行う。
出力ビツトを論理“１”、“０”を交互に出力する
ことによりラツチレジスタ９，…，１０の出力を
交番信号化し、“１”情報を出力する。また、
“０”情報は、前記交番信号を停止することによ
り行う。
次に第３図および第４図により、ラツチレジス
タ９の該当ビツトから出力される交番信号（情報
“１”）の場合について、上記動作の過程を説明す
る。
タ９の該当ビツトから出力される交番信号（情報
“１”）の場合について、上記動作の過程を説明す
る。
CPU１が該当ビツトに論理“１”信号を出力
すると、該信号は、双方向バスドライバ５とＩ／
Ｏバス１１を経由してラツチレジスタ９，…，１
０に供給され、引き続きCPU１から出力される
出力制御信号WRiにより論理“１”がラツチレジ
スタ９に入力される。
すると、該信号は、双方向バスドライバ５とＩ／
Ｏバス１１を経由してラツチレジスタ９，…，１
０に供給され、引き続きCPU１から出力される
出力制御信号WRiにより論理“１”がラツチレジ
スタ９に入力される。
CPU２は、CPU１からの出力タイミング信号
WRを検出すると入力制御信号RDiを出力し、ラ
ツチレジスタ９の出力状態をドライバ６より入力
し、前記回路の故障チエツクを行う。
WRを検出すると入力制御信号RDiを出力し、ラ
ツチレジスタ９の出力状態をドライバ６より入力
し、前記回路の故障チエツクを行う。
一方CPU１は、CPU２の入力タイミングRDを
検出するとバスドライバ５を制御して該ラツチレ
ジスタ９の出力状態を入力し、前記回路の故障チ
エツクを行う。すなわちラツチレジスタ９が正し
く動作したことを両CPU１，２が同時に故障チ
エツクを行い、論理“１の出力を終了する。
検出するとバスドライバ５を制御して該ラツチレ
ジスタ９の出力状態を入力し、前記回路の故障チ
エツクを行う。すなわちラツチレジスタ９が正し
く動作したことを両CPU１，２が同時に故障チ
エツクを行い、論理“１の出力を終了する。
ΔT時間を経過するとCPU１は、該当ビツトを
論理“０”とし前記出力動作を行う。ラツチレジ
スタ９には、論理“０”が書き込まれ、この出力
状態を両CPU１，２が入力し上記チエツクを行
う。
論理“０”とし前記出力動作を行う。ラツチレジ
スタ９には、論理“０”が書き込まれ、この出力
状態を両CPU１，２が入力し上記チエツクを行
う。
更にΔT時間を経過するとCPU１は、前記と同
様に該当ビツトを論理“１”とし上記出力を行
う。すなわち上記出力動作をΔTの周期で繰り返
すことにより、ラツチレジスタ９の該当ビツトか
らは交番信号が出力される。
様に該当ビツトを論理“１”とし上記出力を行
う。すなわち上記出力動作をΔTの周期で繰り返
すことにより、ラツチレジスタ９の該当ビツトか
らは交番信号が出力される。
また情報“０”に対応したラツチレジスタ９，
…，１０の該当ビツトは、常時“０”のままであ
るため、故障を検出できない。したがつて、一定
の周期ｎ△Ｔで全ラツチレジスタ９，…，１０に
上記動作に準じてオール“１”、オール“０”の
チエツクデータにて連続して出力チエツクした
後、通常のデータを出力することにより、その故
障を検出することができる。この場合、情報
“０”の該当駆動回路１２の出力電圧は瞬時に出
力されるが、励磁されていない出力リレー１３が
駆動されることはない。
…，１０の該当ビツトは、常時“０”のままであ
るため、故障を検出できない。したがつて、一定
の周期ｎ△Ｔで全ラツチレジスタ９，…，１０に
上記動作に準じてオール“１”、オール“０”の
チエツクデータにて連続して出力チエツクした
後、通常のデータを出力することにより、その故
障を検出することができる。この場合、情報
“０”の該当駆動回路１２の出力電圧は瞬時に出
力されるが、励磁されていない出力リレー１３が
駆動されることはない。
上記情報の出出動作において、両CPU１，２
は、回路故障を一定回数以上連続して検出したな
らば、該当ラツチレジスタ９，…，１０のいずれ
かのビツトが故障と判断して該当の出力ビツトを
“０”に固定するため、以後情報“０”として取
扱う。
は、回路故障を一定回数以上連続して検出したな
らば、該当ラツチレジスタ９，…，１０のいずれ
かのビツトが故障と判断して該当の出力ビツトを
“０”に固定するため、以後情報“０”として取
扱う。
上記の方法によれば、バスドライバ５，６，
７，８およびＩ／Ｏバス１１、ラツチレジスタ
９，…，１０、セレクタ３，４のいずれが故障し
ても、ラツチレジスタ９，…，１０の交番出力は
停止の状態となるため、出力リレー１３が無励磁
すなわち安全側に安定させることができる。
７，８およびＩ／Ｏバス１１、ラツチレジスタ
９，…，１０、セレクタ３，４のいずれが故障し
ても、ラツチレジスタ９，…，１０の交番出力は
停止の状態となるため、出力リレー１３が無励磁
すなわち安全側に安定させることができる。
したがつて、極めて少ない汎用部品の使用によ
り論理的にはフエイルセイフANDと同等の結果
を得ることができるため、本発明の方法を用いて
出力回路を構成することにより、装置の小形化、
低価格化および信頼性の向上が可能となる。
り論理的にはフエイルセイフANDと同等の結果
を得ることができるため、本発明の方法を用いて
出力回路を構成することにより、装置の小形化、
低価格化および信頼性の向上が可能となる。
第１図は本発明の方法を実施するための回路構
成を示すブロツク構成図、第２図は論理的なフエ
イルセイフANDを説明するためのブロツク構成
図、第３図、第４図は第１図の回路構成における
動作を説明するためのタイムチヤート、フローチ
ヤートである。 １，２……CPU、３，４……セレクタ、５，
６，７，８……バスドライバ、９，１０……ラツ
チレジスタ、１１……Ｉ／Ｏバス、１２……リレ
ー駆動回路、１３……出力リレー。
成を示すブロツク構成図、第２図は論理的なフエ
イルセイフANDを説明するためのブロツク構成
図、第３図、第４図は第１図の回路構成における
動作を説明するためのタイムチヤート、フローチ
ヤートである。 １，２……CPU、３，４……セレクタ、５，
６，７，８……バスドライバ、９，１０……ラツ
チレジスタ、１１……Ｉ／Ｏバス、１２……リレ
ー駆動回路、１３……出力リレー。
Claims (1)
- １ ２組のマイクロプロセツサまたはワイヤード
ロジツク（以下CPUと記す）により構成され、
ビツト情報を交番信号化して出力するとともに
CPU処理動作の不一致を故障とする処理装置に
おいて、一方のCPUよりラツチレジスタに出力
した該交番信号の出力状態を、他方のCPUから
の入力制御信号によりＩ／Ｏバスに乗せた後、両
CPUが該出力状態を同時に入力し、それぞれ
CPU内の交番信号状態と比較する動作を一定周
期で繰り返すことにより、両CPUの入出力回路、
Ｉ／Ｏバス回路、ラツチレジスタ回路などの故障
を、上記比較動作時の不一致という形で検出し、
故障とともに迅速に交番出力動作を停止させるこ
とにより、ビツト出力情報を定められた情報
“０”の状態に安定させることを特徴としたフエ
イルセイフ出力方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6221283A JPS59188232A (ja) | 1983-04-11 | 1983-04-11 | フエイルセイフ出力方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6221283A JPS59188232A (ja) | 1983-04-11 | 1983-04-11 | フエイルセイフ出力方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59188232A JPS59188232A (ja) | 1984-10-25 |
| JPH0523087B2 true JPH0523087B2 (ja) | 1993-03-31 |
Family
ID=13193606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6221283A Granted JPS59188232A (ja) | 1983-04-11 | 1983-04-11 | フエイルセイフ出力方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188232A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021630Y2 (ja) * | 1984-11-27 | 1990-01-16 | ||
| JP2501271B2 (ja) * | 1992-06-15 | 1996-05-29 | 日本信号株式会社 | 論理演算回路 |
-
1983
- 1983-04-11 JP JP6221283A patent/JPS59188232A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59188232A (ja) | 1984-10-25 |
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