SU690485A1 - Устройство дл контрол дешифраторов - Google Patents

Устройство дл контрол дешифраторов

Info

Publication number
SU690485A1
SU690485A1 SU772500744A SU2500744A SU690485A1 SU 690485 A1 SU690485 A1 SU 690485A1 SU 772500744 A SU772500744 A SU 772500744A SU 2500744 A SU2500744 A SU 2500744A SU 690485 A1 SU690485 A1 SU 690485A1
Authority
SU
USSR - Soviet Union
Prior art keywords
outputs
parity
register
output
nodes
Prior art date
Application number
SU772500744A
Other languages
English (en)
Inventor
Владимир Васильевич Артюшенко
Original Assignee
Ордена Ленина Организация П/Я Г-4515
Предприятие П/Я Р-6429
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ордена Ленина Организация П/Я Г-4515, Предприятие П/Я Р-6429 filed Critical Ордена Ленина Организация П/Я Г-4515
Priority to SU772500744A priority Critical patent/SU690485A1/ru
Application granted granted Critical
Publication of SU690485A1 publication Critical patent/SU690485A1/ru

Links

Landscapes

  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)

Description

I
Изобретение относитс  к устройствам , вычислительной техники и может найти применение дл  контрол  устройств управлени  вычислительных машин н других дискретных автоматов.
Известно устройство, содержащее регистр , дешифратор и узел контрол , позвол ющий идентифицировать ошибки регистра и дешифратора, недостатком которого  вл етс  мала  гибкость контрол , наличие нескольких контрольных разр дов регистра а также значительные затраты оборудовани  при дешифрировании отдельных групп разр дов регистра {.
Наиболее близким к данному изобретению техническим решением  вл етс  устройство дл  контрол  дешифраторов, содержащее входной регистр с контрольным разр дом , дешифратор, выходы разр дов вход11ОГО регистра соединены с соответствующими входами дешифраторов, узлы объединени , представл ющие собой многовходовую свертку по модулю два, выходы дешифратора соединены с соответствуюшими входами узлов объединени  по четности, схему срав-, ени , входы схемы сравнени  соединены с выходами .узлов объединени  по четности
С сверткой по модулю два и выходом конт- рольного разр да входного регистра Ч.,
Недостатком данного устройства  вл етс  мала  разрешаюш.а  способность и гибкость контрол , так как дешифрируемый код входного регистра контролируетс  единственным контрольным разр дом,,кроме того, контроль не позвол ет отличить ошибки регистра и дешифратора.
Целью изобретени   вл етс  повышение разрешающей способности и гибкости конт-; рол  группы дешифраторов.
Указанна  цель достигаетс  тем, что устройство содержит самопровер емые узлы свертки, два элемента ИЛИ, элементы равнозначности , причем выходы узлов объединени  по четности соединены с соответствующими входами .самопровер емых узлов свертки, первые и вторые выходы каждого самопровер емого узла свертки соединены; с соответствующими входами элементов рев- нозначности и вторым и третьим входами схем сравнени , входы первого элемента ИЛИ соединень с выходами схем сравнени , входы второго элемента ИЛИ соединены с выходами элементов равн ьзначности, выходвл элементов ИГЛИ  вл ютс  выходами устройства.
На чертеже изображена блок-схема устройства .
Устройство содержит входной регистр 1 с контрольными разр дами 2 и 3 по четности, первый из которых относитс  к информационным разр дам 4 и 5, второй - к информационным разр дам 6 и 7, дешифраторы 8- 0, узлы 11 - 14 объединени  по четности, самопровер емые узлы 15 и 16, свертки, схемы 17 и 18 сравнени , элементы 19 и 20 равнозначности, элементы 21 и 22 ИЛИ.
Выходы каждого из дешифраторов 8 и 10 разбиты на группы и соединены ,с парами узлов 11 и 14 объединени  по четности таким образом, что при четной комбинации сигналов на входе дешифратора, выходы узлов объединени  по четности при четной паре выдают логическую комбинацию 10, при нечетной - 01. В качестве узлов объединени  почетности могут быть использованы многовходовые элементы ИЛИ или Исключающее ИЛИ. Выходы дешифратора 9 разделены на две группы относительно разр да 5 регистра 1,к-первой группе относ тс  выходы, которые возбуждаютс  при нулевом (четном) значении этого разр да, к второй - те выходы, которые возбуждаютс  при единичном (нечетном) значении. Эти же выходы дешифратора 9 также р збитьт на две группы относительно разр дов 6 .регистра 1. К первой группе относ тс  выходы дешифратора 9, возбуждающиес  при наличии в разр дах 6 четной комбинации, к второй - те выходы, которые возбуждаютс  гтрй наличии в них нечетной комб инаЦии . Группы четных и нечетных относительно разр да 5 регистра I выходов дешифратора 9 подключены к узлам 12 объединени  по четности, группы четНьтх и нечетйЫх отжэсительно разр дрв 6 -: к узлам 3 объединени  по четности. Такое подключение позвол ет подсоедин ть контролируемый дешифратор к разр дам регистр, св занным с несколькими контрольными разр дами, Т; ё. повысить гибкость контрол . Выходы узлов 11 и 12 объединени  по четности подсоединены к самопровер емому узлу 15 свертки, причем выходы каждой пары узлов 11 и 12 объединени  по четности подключаютс  к одному парному входу самопровер емого узла 15 свертки. Аналогично соединены узлы 13 и 14 объединени  по четности и самопровер емый узел 16 свертки. Самопровер ёмые узлы 15 и 16 свертки подключены к схемам 17 и 18 сравнени , которые соединены по входу также с соответствующими контрольными разр дами 2 и 3 регистра 1. Сигналы с выходов самопровер емых узлов 15 и 16 свертки поступают также на элементы 19 и 20 равнозначности. Выходы схем 17 и 18 сравнени  и элементов 19 и 20 равнозначности подсоединены
к элементам 21 и 22 ИЛИ, выходы которых  вл ютс  выходами устройства.
Устройство функционирует следующим Образом.
В регистр 1 записываетс  код вместе с контрольными разр дами, информационные разр ды 4 - 7 поступают на дешифраторы 8-10, где происходит дешифрирование . При отсутствии неисправностей в устройстве- в любой момент времени возбуждаетс  только Jэдин выход каждого дешифратора 8- 10. Поэтому на выходах пар узлов объединени  по четности по вл ютс  комбинации двоичных сигналов 01 и 10. Причем на выходах пар узлов П и 14 объединени  по четности комбинаци  01 соответствует нечетному коду во всей де шифрируемой группе разр дов регистра , комбинаци  10 - четному коду. В отличие от них сигналы на выходах пар узлов 12 и 13 объединени  по четности определ ют четность только той 4acfи дешифрируемой групO пы разр дов, котора  логически св зана с соответствующим контрольным разр дом 2 или 3. Комбинаци  01 на выходах узлов 12 объединени  по четности указывает на единичное значение разр да 5 регистра 1, комбинаци  10 - на нулевое значение. Ана логично. Комбинаци  01 на выходах узлов 13 объединени  по четности соответствует нечетному коду в разр дах 6 регистра 1, ком-. бинаци  10 -четному коду. Таким образом,
0 комбинаци  сигналов на выходах узлов I и 12 объединени  по четности определ ют четность всех информационных разр дов, св занных с контрольным разр дом 2, а комбинации сигналов на выходах узлов 13 и 14 объединени  по четности определ ют четность разр дов св занных с контрольным
разр дом 3.
Часть устройства, состо ща  из самопровер емого узла 16 свертки, схемы 18 сравнени  и элемента , 20 равнозначности
Q работает так же, как часть устройства, включающа  самопровер емый узел 15 свертки, схему 17 сравнени  и элемент 19 равнозначности , поэтому описываетс  функционирование только первой из них.
Самопровер емый узел свертки обладает
5 следующим логическими свойствами. При . подаче на каждый парный вход разрешенных комбинаций 01 или Ю на его парном выходе также по вл етс  разрешенна  комбинаци  01 или 10. Если на одном из парных входов по витс  запрещенна  комбинаци  00 или Ц, то на парном выходе также возникает запрещенна  комбинаци  00 или П.

Claims (2)

  1. При отсутствии неисп(авйостей в дешифраторах 8 и 9 на входы самопровер емого узла 15 свертки подаютс  только разрешенi ные комбинации, поэтому на парном выходе также возникают только разрешенные комбинации , на которые элемент 19 равнозначности выдает на выходе нулевой сигнал. Если комбинации сигналов 01 на парных входах и выходе самопровер емого узла свертки поставить в соответствие логическую единицу, а комбинации 10 - логический нуль , то окажетс , что данный узел кроме указанных функций, реализует еще и функцию Исключающее ИЛИ от многих парных входов. Так как комбинации сигналов на выходах узлов II и 12 объединени  по четности определ ют четность соответствующих групп разр дов регистра 1, а самопровер еиый у5ел15 свертки реализую многовходовую функций Исключающее ИЛИ, сигналы на парном выходе самопровер емого узла 15 свертки указывают на четность всехразр дов регистра I, св занных с контрольным разр дом 2. Схема сравнени  провер ет соответствие между сигналами на выходах узла 15 и значением контрольного разр да 2. Неисправности дещифраторов 8 и 10, соответствующие отсутствию возбужденного выхода и наличию лищних возбужденных выходов привод т к по влению запрещенных комбинаций 00 или 11 на выходах сортвётствующих пар узлов 11 - 14 объединени  по четности, а затем - на парном выходе самопровер емого узла 15 или 16 свертки. Элемент равнозначное™ 19 или 20 рырабатывает сигнал ощибки, поступающий через элемент 22 ИЛИ на вьгход устройства. Аналогичные неисправности дещифратора 9 могут вызывать по вление сигналов ощибки на выходах обоих элементов 19 и 20 равнозначности . Запрещенные комбинации на , парных выходах самопровер емых узлов 15 и 16 могут вызвать также по вление сигналов ощибок и на выходах схем 17 н 18 сравнени . При наличии ощибки по нечетности в коде, записанном в разр дах 2, 4 и 5 регистра 1, схема сравнени  17 обнаружит несоответствие между четностью разр дов 4 и 5, определ емой разрешенной комбинацией на парном выходе самопровер емого узла 15 свертки, и контрольным разр дом 2. С ее выхода сигнал ощибки через элемент 21 ИЛИ поступает на выход устройства. Ана . логично происходит обнаружение ошибки по четности в разр дах 3, 6 и 7 регистра 1. Пусть а - сигнал ощибки с выхода элемента 21 ИЛИ, b - сигнал ощибки с выхода элемента 22 ИЛИ, тогда логические комбинации сигналов а и b представл ют следующую информацию: а-Ь - определена ошибка по чет- ности в регистре 1; ( a-bvab) Ь-определена ошибка функционировани  дешифратора , правильность информации в регистре 1 не определена; аБ - ошибка регистра 1 и дешифратора отсутствуют. Устройство допускает подключение контролируемых дешифраторов к информационным разр дам регистра, св занным с несколькими контрольными разр дами, позвол ет отличить отдельные-неисправности регистра и дешифратора, что определ ет повышение гибкости и разрешающей способности контрол . Формула изобретени  Устройство дл  контрол  дещифраторов, содержащее входной регистр, п пар узлов, объединени  по четности, схемы сравнени , причем выходы информационных разр дов входного регистра соединены с соответствующими входами контролируемых дещифраторов , выходы каждого контролируемого дещифратора соединены с входами соответствующих пар узлов объединени  по четности , первый вход каждой схемы сравнени  соединен с выходом соответствующего контрольного разр да входного регистра, огл«чающеес  тем, что, с целью повыщени  разрещающёй способности и гибкости контрол , оно содержит самопровер емые узлы свертки, два элемента ИЛИ, элементы равнозначности , причем выходы узлов объединени  по четности соединены с соответствующими входами самопровер емых узлов свертки, первые и вторые выходы каждого, самопровер емого узла свертки соединены с соответствующими входами элементов равнозначности и вторым и третьим входами схем сравнени , входы первого элемента ИЛИ соединены с выходами схем сравнени , входы второго элемента ИЛИ соединены с выходами элементов равнозначности, выходы элементов ИЛИ  вл ютс  выходами устройства . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 408310, кл. G 06 F 11/10,1972.
  2. 2.Авторское свидетельство СССР 222015, кл. G 06 F 5/02, G 06 F 11/00, 1967 (прототип).
SU772500744A 1977-06-29 1977-06-29 Устройство дл контрол дешифраторов SU690485A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU772500744A SU690485A1 (ru) 1977-06-29 1977-06-29 Устройство дл контрол дешифраторов

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU772500744A SU690485A1 (ru) 1977-06-29 1977-06-29 Устройство дл контрол дешифраторов

Publications (1)

Publication Number Publication Date
SU690485A1 true SU690485A1 (ru) 1979-10-05

Family

ID=20715174

Family Applications (1)

Application Number Title Priority Date Filing Date
SU772500744A SU690485A1 (ru) 1977-06-29 1977-06-29 Устройство дл контрол дешифраторов

Country Status (1)

Country Link
SU (1) SU690485A1 (ru)

Similar Documents

Publication Publication Date Title
JPH0328094B2 (ru)
US3452328A (en) Error correction device for parallel data transmission system
US5724370A (en) CRC generation and detection method
SU690485A1 (ru) Устройство дл контрол дешифраторов
JPS617729A (ja) 短縮形巡回ブロツクコ−ドにおけるエラ−バ−ストを訂正する装置
CA1109160A (en) Verifying circuit operation
US4739506A (en) IC chip error detecting and correcting apparatus
US6027243A (en) Parity check circuit
SU1478218A1 (ru) Устройство дл контрол информации
SU1160415A1 (ru) Устройство дл контрол дешифратора
SU556443A1 (ru) Устройство дл контрол дешифратора
SU1257648A1 (ru) Устройство дл декодировани кодов с @ проверками на четность
SU1083237A2 (ru) Запоминающее устройство с исправлением ошибок
SU877546A1 (ru) Устройство дл контрол информации по модулю два
SU1571589A1 (ru) Устройство дл дешифрации двоичного кода с контролем
SU769493A1 (ru) Устройство дл диагностики неисправностей дискретных объектов
SU1295398A1 (ru) Устройство дл исправлени одиночных и обнаружени двойных ошибок
SU410386A1 (ru)
SU1288916A1 (ru) Устройство дл контрол кода "1 из 5
SU1179345A1 (ru) Устройство дл контрол восьмиразр дного дешифратора
SU1302270A1 (ru) Самоконтролируемый мультиплексор
SU1057946A1 (ru) Устройство дл контрол дешифратора
SU898431A1 (ru) Микропрограммное устройство управлени
SU788406A1 (ru) Устройство приема дискретной информации с решающей обратной св зью
SU1275449A1 (ru) Устройство дл контрол параллельного кода на четность