SU410386A1 - - Google Patents
Info
- Publication number
- SU410386A1 SU410386A1 SU1671148A SU1671148A SU410386A1 SU 410386 A1 SU410386 A1 SU 410386A1 SU 1671148 A SU1671148 A SU 1671148A SU 1671148 A SU1671148 A SU 1671148A SU 410386 A1 SU410386 A1 SU 410386A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- elements
- outputs
- circuit
- inputs
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
МНОГОСТУПЕНЧАТЫЙ ДЕШИФРАТОР С КОНТРОЛЕМ
1
Изобретение относитс к области автоматики и вычислительной техники и предназначено дл декодировани двоичных кодов.
Известен дешифратор со схемой контрол , группы выходных шин которого соединены со входами соответствуюш,их схем «ИЛИ (число последних зависит от числа выходов дешифратора ). Выходы схем «ИЛИ соединены со входами соответствуюш,их схем сравнени . Ири этом схема контрол обнаруживает не все одиночные неисправности дешифратора.
Предложенное устройство отличаетс тем, что выходы элементов «ИЛИ - ПЕ последней ступени дешифрации, соответствуюш,ие кодам с четным числом «единиц, соединены со входами первой схемы «ИЛИ. Выходы элементов «ИЛИ - НЕ той же ступени дешифрации , соответствуюш,ие кодам с нечётным числом «единиц, соединены со входами второй схемы «ИЛИ, а выходы схем «ИЛИ соединены со входами схемы сравнени .
Это позвол ет упростить устройство (за счет упрощени схемы контрол ) и повысить его надежность (за счет вы влени всех одиночных неисправностей и «исправлени части из них).
Схема двухступенчатого дешифратора со схемой контрол изображена на чертеже.
Устройство содержит входные шины 1 дл подачи пр мых и инверсных значений переменных; транзисторные элементы «ИЛИ - НЕ 2, образующие ступень предварительной дешифрации 3; транзисторные элементы «ИЛИ-НЕ 4, образующие ступень предварительной дешифрации 5, инверторы 6 (которые могут быть выполнены также на элементах «ИЛИ-НЕ), четырехвходовые транзисторные элементы «ИЛИ-НЕ 7, образующие последнюю ступень дешифрации 8; выходы
дешифратора 9, 10; схемы «Р-1ЛИ И, 12; схему сравнени 13 (реализующую, например, функцию «равнозначность) и выходную щину контрол 14. Код с четным число «единиц (например,
0000, 0101, 1111) будем называть четным кодом , код с нечетным числом «единиц (например , 1000, 1011) -нечетным.
Будем называть ошибкой типа () по вление на выходе какого-либо
элемента сигнала «О вместо сигнала «1 («1 вместо «О).
Устройство работает следующим образом.
На входные шины I поступает двоичный
код. При этом на выходах одного из элементов 2 ступени предварительной дешифрации 3 и одного из элементов 4 ступени предварительной дешифрации 5 по вл ютс одиночные сигналы. Эти сигналы через инверторы 6 поступают на входы элементов 7 последней ступени дешифрации. При этом на входах одного
из элементов 7 собираютс нулевые сигналы, и на его выходе по вл етс единичный выходной сигнал, который ностунает иа одни из выходов 9 или 10 в зависимости от четности или нечетности входного кода на шинах 1.
На выходах схем «ИЛИ 11 и 12 предусматривают сигналы, соответственно «1 и «О, либо «О и «1. Ири этом схема сравнени 13 не срабатывает, и сигнал на выходной шине контрол 14 не но вл етс .
Одиночный отказ в схеме многовходового транзисторного элемента «ИЛИ - НЕ (обрыв , короткое замыкание) может привести к по влению ложного «нул (ошибка тина ), либо к по влению ложной «единицы (ошибка типа ) на выходе элемента .
Проанализируем ошибки, обусловленные любыми возможными одиночными отказами элементов дешифратора.
Ошибка типа элементов «ИЛИ - НЕ 2 (4) ступени предварительной дешифрации 3 (5) может возникнуть на выходе только того элемента, на входе которого присутствует только одна «единица, а значит и четность кода которого отличаетс от четности входного кода на шипах 1. При этом единичные сигналы, по вл ющиес на одном из выходов 9 и на одном из выходов 10, через схемы «ИЛИ И и 12 постунают на входы схемы сравнений 13, и на выходной шине контрол 14 по вл етс сигнал ошибки.
Ошибка типа па выходе одного из элементов 2 (4) может привести к отсутствию сигнала па выходах шип 9 и 10. При этом срабатывает схема сравнени 13, и на выходной шине коптрол 14 по вл етс сигнал ошибки.
Ошибка типа на выходе одного из инверторов 6 может привести к тому, что ни один из элементов 7 не срабатывает, а значит - не по вл етс сигнал на выходах 9 и 10, что приводит к выработке сигнала ошибки на шине коптрол 14.
Ошибка типа на выходе одного из инверторов 6 не нроходит па выход дешифратора , так как на выходе другого инвертора 6, св занного с рассматриваемым инвертором по входу, при этом всегда будет сигнал «1.
(шибка типа «0-)-1 на выходе одного из 5 элементов 7, не соответствуюш.его входному коду, не может возникнуть, так как на входах всех элементов 7, кроме выбранного, присутствуют как мипимум два единичпых сигнала. Ошибка типа па выходе элемента 7, 0 который должен срабатывать при данном входном коде, приводит к отсутствию выходного сигнала, а, следовательно, к сигналу ошибки на выходной шине контрол 14.
Таким образом, все возможные ошибки, об5 условленные одиночными отказами, обнаруживаютс . Причем часть ошибок, обусловленных отказами в носледней стунени дешифрации , не проходит на выход дешифратора.
Очевидно, что и некоторые одиночные отка0 зы в схемах «ИЛИ 11, 12 и в схеме сравнени 13 также привод т к по влению сигнала ошибки на выходной шине контрол 14.
Предмет изобретени
Многоступенчатый дешифратор с контролем , содержаший схемы «ИЛИ, схему сравнени и транзисторные элементы «ИЛИ -
НЕ, выход каждого элемента «ИЛИ-НЕ ступеней предварительной дешифрации соединен со входами двух инверторов, выходы которых попарно соединены со входами соответствующих четырехвходовых элементов
последней ступени дешифрации, отличающийс тем, что, с целью упрощени устройства и повышени его надежности , выходы элементов «ИЛИ-НЕ последней ступени дешифрации, соответствующие
кодам с четным числом «единиц, соединены со входами нервой схемы «ИЛИ, выходы элементов «ИЛИ-НЕ той же ступени дешифрации , соответствующие кодам с нечетным числом «единиц, соединены со входами второй схемы «ИЛИ, выходы схем «ИЛИ соединены со входами схемы сравнени .
/4
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1671148A SU410386A1 (ru) | 1971-06-07 | 1971-06-07 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1671148A SU410386A1 (ru) | 1971-06-07 | 1971-06-07 |
Publications (1)
Publication Number | Publication Date |
---|---|
SU410386A1 true SU410386A1 (ru) | 1974-01-05 |
Family
ID=20479604
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1671148A SU410386A1 (ru) | 1971-06-07 | 1971-06-07 |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU410386A1 (ru) |
-
1971
- 1971-06-07 SU SU1671148A patent/SU410386A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3485467D1 (de) | Selbstpruefende rechnerschaltungsanordnung. | |
US3541507A (en) | Error checked selection circuit | |
GB1258869A (ru) | ||
US3016517A (en) | Redundant logic circuitry | |
SU410386A1 (ru) | ||
US3305830A (en) | Error correcting redundant logic circuitry | |
US4723245A (en) | IC chip error detecting and correcting method including automatic self-checking of chip operation | |
US3559168A (en) | Self-checking error checker for kappa-out-of-nu coded data | |
US3278852A (en) | Redundant clock pulse source utilizing majority logic | |
US4739505A (en) | IC chip error detecting and correcting apparatus with automatic self-checking of chip operation | |
JPS62293441A (ja) | デ−タ出力方式 | |
SU754676A1 (ru) | Четырехразрядный кольцевой реверсивный распределитель 1 | |
SU424120A1 (ru) | Устройство для контроля дублированных систем управления | |
SU415785A1 (ru) | ||
RU1794261C (ru) | Запоминающее устройство | |
SU409404A1 (ru) | Резервированное устройство | |
SU696462A1 (ru) | Корректирующее устройство | |
SU1283770A1 (ru) | Устройство дл обнаружени ошибок при преобразовании информации | |
SU1077049A1 (ru) | Устройство дл контрол дешифраторов | |
JPS61148539A (ja) | 情報処理装置 | |
SU1571589A1 (ru) | Устройство дл дешифрации двоичного кода с контролем | |
SU690485A1 (ru) | Устройство дл контрол дешифраторов | |
SU1501060A1 (ru) | Самодиагностируемый парафазный элемент И | |
SU1179345A1 (ru) | Устройство дл контрол восьмиразр дного дешифратора | |
SU832711A1 (ru) | Резервированное триггерное устрой-CTBO |