RU1794261C - Запоминающее устройство - Google Patents

Description

На фиг. 1-5 и в тексте прин ты следующие обозначени : 1 - информационный накопитель; 2 - основной накопитель контрольных разр дов кодов Хемминга; 3 - дополнительный накопитель контрольных разр дов кодов Хемминга; 4 - основные блоки коррекции; 5 - дополнительные блоки коррекции; б -информационные выходы основных блоков коррекции; 7 - информационные выходы дополнительных блоков коррекции; 8- сигнал двойной ошибки; 9-двухвходовые коммутаторы; 10--управл ющие входы коммутаторов; 11 - выходы коммутаторов; 12 - двухвходовые элементы сравнени :.13 - первый элемент ИЛИ; 14 - второй элемент ИЛИ; 15 - инвертор; 16 - двухвходовой элемент И; 17 - сигнал ошибок блоков коррекции или тройной ошибки; 18 - узел синдрома; 19 - дешифратор; 20 - узел коррекции; 21 - сумматоры по модулю два (свертки) узла сиид- рома; 22 - свертка полного кода Хемминга; 23 - инверторы; 24 - четырехвходовые элементы И; 25 - входы элементов И 24; 26 - выходы дешифраторов 19; 27 - сумматоры по модулю два; 28 -двухвходовые элементы И; 29 -инвертор; 30- четырехвходовойэлемент ИЛИ; 31 - инвертор; 32 -двухвходовой элемент И,

Предлагаемое запоминающее устройство состоит из информационного накопи- тел  1, первого контрольного 2 и гторого контрольного 3 накопителей, основных блоков коррекции 4, дополнительных блоков коррекции 5, коммутаторов. 9, элементов сравнени  12, первого элемента ИЛИ 13, второго элемента ИЛИ 14, инвертора 15 и двухвходового элемента И 16,

Коммутаторы 9 (фиг.1) составл ют матрицу коммутаторов (на фиг.1 границы этой матрицы не показаны), содержащую п строк и m столбцов, т.е. общее количество коммутаторов 9 равно nrn.

В информационном накопителе 1 имеетс  nm запоминающих элементов (например , одноразр дных микросхем пам ти); п строк и m столбцов, На фиг. 1 п 8, m 8 (8 информационных байтов по 8 разр дов в каждом). В основном контрольном накопителе 2 имеет kn контрольных разр дов кода Хемминга. На фиг.1 п 8, k 5, т.к.. дл  коррекции одиночных ошибок и обнаружени  двойной ошибки в восьми информационных разр дах в коде Хемимга требуетс  5 контрольных разр дов, т.е. в каждой 1-й (1 1, п) строке основного контрольного на- копител  2 содержитс  по k 5 контрольных разр дов кода Хемминга, относ щихс  к 1-й строке информационного накопител  1.

Аналогичным образом в дополнит- пь- ном контрольном накопителе.3 хран тс  ml

контрольных разр дов кода Хемминга: по I 5 контрольных разр дов в каждом из m столбцов - дл  коррекции одиночных и обнаружени  двойных ошибок в соответствующем столбце накопителей 1 и 3.

Дл  облегчени  объ снени  работы предлагаемого устройства введем такие термины как одиночные ошибки, двойные горизонтальные и двойные вертикальные ошибки, тройные горизонтальные и тройные вертикальные ошибки. На фиг.2а показан случай с п тью одиночными ошибками, на фиг.2б - одна одиночна  ошибка и одна горизонтальна  тройна  ошибки, на фиг,2в -одна одиночна  и одна вертикальна  тройна , на фиг.2г-одна одиночна  и одна двойна  вертикальна , на фиг.2д-одна двойна  горизонтальна  ошибка и, и наконец, на фиг.2е показаны две двойные ошибки- вертикальна  и горизонтальна , расположенные углом.

Предлагаемое устройство работает следующим образом.

При отсутствии ошибок, а также при наличии только одиночных ошибок (фиг.2а) на выходах 6 основных блоков коррекции 4 образуютс  nm (на фиг.1 - 8 байтов по 8 разр дов ) откорректированных информационных сигналов, т,к, каждый из основных блоков коррекции 4, на входах которых имеетс  одиночна  ошибка, исправ т ее.,По этой же причине на выходах 7 дополнительных блоков коррекции 5 также образуетс  nm таких же откорректированных выходных сигналов (т.е. 64 выхода основных блоков коррекции 4 совпадают с 64 выходами дополнительных блоков коррекции 5), Управл ющие входы 10 коммутаторов 9, относ щихс  к определенной строке накопителей 1 и 2-й соответт ственно к определенному основному блоку коррекции 4, соединены между собой и с выходом 8.двойной ошибки данного основного блока коррекции 4. Поэтому при отсутствии двойной ошибки в данной строке накопителей 1 и 2 на выходы 11 коммутаторов 9 данной строки,  вл ющиес  информационными выходами устройства, пройдут выходные сигналы данного основного блока коррекции 4,

Поскольку дл  случа , показанного на фиг.2а, выходные сигналы 6 и 7 блоков коррекции 4 и 5 совпадают, то на выходах nm элементов сравнени  12, производ щих по- разр дное побитное сравнение информационных выходов 6 и 7 обеих групп блоков коррекции образуютс  сигналы О. Следовательно выходной сигнал второго элемента ИЛИ 14 также будет равен О, Выходной сигнал первого элемента ИЛИ 13 также равен О, т.к. двойных ошибок нет и выходные

сигналы 8 всех n + m блоков коррекции 4 и 5, соединенные со входами первого элемента ИЛИ 13, также будут равны О. На выходе инвертора 15 образуетс  сигнал 1, а на выходе 17 элемента И 16 будет уровень О, сигнализирующий этим о исправности блоков коррекции А и 5. Если при ситуации, показанной на фиг,2а, произойдет сбой или отказ в каком-нибудь из блоков коррекции 4 и 5, то на выходе одного (или нескольких) элемента сравнени  12 и соответственно на выходе второго элемента ИЛИ 14, образуетс  сигнал 1, который пройдет через двух- входовой элемент И 16, что и будет означать неисправность блоков коррекции.

Сигнал 17 будет равен 1 еще в двух случа х - при тройной горизонтальной или тройной вертикальной ошибке (фиг.26,в). Тройна  ошибка воспринимаетс  соответствующим блоком коррекции как одиночна , в результате чего этот блок коррекции к имеющимс  трем ошибкам добавл ет четвертую . Следовательно выходные сигналы 6 и 7 основных и дополнительных блоков коррекции в четырех разр дах (из 64) при тройной ошибке будут отличатьс  друг от друга. Поэтому на-выходах четырех элементов 12 (т.е. на четырех входах второго элемент элемента ИЛИ 14) образуютс  сигналы 1, и на выходах элементов 14 и 16 также образуютс  сигналы 1. Сигнал 1 на выходе 17 элемента И 16 таким образом позвол ет обнаружить тройную ошибку, сигнализиру  при горизонтальной тройной ошибке о неправильной работе устройства (при вертикальной тройной ошибке устройство работает правильно, т.к. через соответствующие коммутаторы 9 все ошибочные разр ды пройдут откорректированными - от основных блоков коррекции 4.

Одиночные ошибки в случа х, показанных на фиг.2б и в, будут откорректированны обычным путем (как при фиг.2а).

Рассмотрим теперь случаи с двойными ошибками (фиг.2г,д).

При вертикальной двойной ошибке, показанной на фиг.2г, она вместе с одиночной ошибкой будет откорректирована обычным образом, как при случае, показанном на фиг.2а.

При горизонтальной двойной ошибке (фиг.2д) эта ошибка не будет откорректирована тем основным блоком коррекции 4, на входах которого имеетс  эта ошибка (т.к. обычный код Хемминга только обнаруживает , но не корректирует такие ошибки). Однако сигнал 8 двойной ошибки этого блока коррекции переключит бее m коммутаторов 9 этой строки и поэтому через эти коммутаторы данный байт пройдет не с выходов 6

этого блока коррекции, а с выходов 7 дополнительных блоков коррекции 5 (дл  которых двойна  горизонтальна  ошибка  вл етс  двум  простыми одиночными, и поэтому 5 корректируемыми ошибками).

При любой двойной ошибке на выходе элемента ИЛИ 14 образуетс  сигнал 1. т.к. на выходах двух элементов сравнени  12 образуютс  сигналы 1. Дл  того, чтобы

этот сигнал не прошел через элемент И 16, в устройстве предусмотрен первый n + m- входовой элемент ИЛИ 13, входы которого соединены с выходами 8 двойных ошибок всех n + m блоков коррекции. Таким обра5 зом, при любых двойных ошибках (вертикальных или горизонтальных) на выходе первого элемента ИЛИ 13 образуетс  сигнал 1, который через инвертор 15 блокирует прохождение через элемент И 16

0 сигнала 1 с выхода второго элемента ИЛИ 14. Другими словами, при двойных ошибках предотвращаетс  ложный сигнал тревоги 17 (при двойных ошибках этот сигнал тревоги был бы ложным, т.к. двойные ошибки кор5 ректируютс ),

При двух двойных ошибках, расположенных углом, как показано на фиг.2е. нижн   ошибка будет откорректирована соответствующим основных блоков коррек0 ции 4 (как в случае, показанном на фиг.2а). Лева  ошибка будет откорректирована соответствующим дополнительным блоком коррекции 5 (как в случае, показанном на фиг.2д). Что касаетс  ошибки, лежащей в

5 вершине угла, то эта ошибка откорректирована не будет, т.к. она входит в состав обеих двойных ошибок - как вертикальной, так и горизонтальной.

Несмотр  на этот недостаток предло0 женное устройство обладает значительно более высокой надежностью, чем устройство-прототип . Это происходит как благодар  полному контролю исправности блоков коррекции 4 и 5 (которые  вл ютс  довольно

5 сложными узлами), так и благодар  обнаружению тройных ошибок.

На фиг.З показана структурна  схема основного блока коррекции 4, который состоит из узла синдрома 18, дешифратора 19

0 и узла коррекции 20. Узел синдрома 18 вырабатывает сигнал двойной ошибки 8 и синдром - двоичный код разр да, в котором имеетс  одиночна  ошибка. Дешифратор 19 дешифрирует этот код, а узел коррекции 20

5 производит инвертирование (т.е. коррекцию ) дефектного разр да. Входными сигналами основных блоков коррекции 4, показанных на фиг.1,  вл ютс  8 информационных сигналов Р1-Р8 данного байта и п ть контрольных разр дов К1-К5 данной

строки основной контрольной матрицы 2, Информационными выходами блока коррекции 4  вл ютс  восемь откорректированных сигналов 6 данного байта.

На фиг.4 показана одна из возможных схем узла синдрома 18 и дешифратора 19 основных блоков коррекции 4. Узел синдрома содержит четыре сумматора 21 по модулю два (свертки) С1-С4, вырабатывающих 4 разр да синдрома в соответствий с табл.1 классического кода Хемминга. В каждом из четырех столбцов табл.1 указаны те разр ды Р и К, которые подаютс  на входы данной свертки С.

На входы каждой из сверток 21 подает- с  только один контрольный разр д К, который при исправном устройстве дополн ет до четности сумму по модулю два остальных входных сигналов данной свертки. П тый контрольный разр д К5 дополн ет до четно- сти сумму всех 12-ти разр дов кода Хемминга (Р1-Р8, К1-Р4). Все эти 13 разр дов суммируютс  по модулю два сверткой 22. Поэтому выходной сигнал свертки 22 равен 1 при нечетной ошибке (в том числе при одиночной) и равен 0 при отсутствии ошибок или при четной ошибке (в том числе при двойной). Четыре инвертора 23 и инвертор 31 вырабатывают сигналы, инверсные вы . ходным сигналам сверток 21 и 22. Дешифратор 19 состоит из восьми (по

. числу разр дов Р1-Р8)четырехвходовых(по числу кодовых столбцов в табл.1) элементов и 24. На выходе каждого из элементов 24 вырабатываетс  сигнал 26 ошибки соответ- ствующего информационного разр да Р, т.к. 4 входа 25 каждого из элементов 24

соединены с выходами сверток 21 и инверторов 23 (т.е. с выходами узла синдрома 18) в соответствии с табл.1. Например, входы 25 элемента 24, вырабатывающего сигнал ошибки разр да PG, соединены с выходами сверток С2 и СЗ и выходами двух инверторов 23, инвертирующих выходные сигналы сверток С1 и С4. Такое соединение опреде- л етс  строчкой Р6 в табл.1 (код 0110). Поэтому , если в разр де Р6 произойдет ошибка то на выходах сверток 21 образуетс  синдром , показанный в табл.2 (напомним, что при отсутствии ошибок, т.е. при четности количества единиц на входах каждой из сверток 21 выходные сигналы всех четырех сверток 21 равны нулю). Поэтому все четыре

входных сигнала 25 элемента 24 разр да Рб будут равны 1 и на выходе 26 этого элемента образуетс  сигнал 1, сигнализирующий об ошибке в разр де 6.

Четырехвходовой элемент ИЛИ 30 складывает (по ИЛИ) выходные сигналы всех четырех сверток, вырабатывающих синдром. Поэтому при любой ошибке в 13 разр дах Р и К на выходе элемента ИЛИ 30 будет сигнал 1. Если при этом выходной сигнал свертки 22 равен 0 (а выходной сигнал инвертора 31 равен 1), то это означает,..что имеетс  двойна  (точнее четна ) ошибка и выходной сигнал 8 двухвходового элемента И 32 будет равен 1, Таким образом, если выходной сигнал двойной ошибки 8 на выходе узла синдрома 18 равен 1, то это означает наличие двойной ошибки в контролируемом 13-разр дном коде.

Аналогичным образом стро тс  узлы синдрома 18 и дешифраторы 19 дополнительных блоков коррекции 5 (при этом номера байтов и разр дов мен ютс  местами).

. На фиг.5 показана одна из возможных схем узла коррекции 20 основных блоков коррекции 4, Схема содержит восемь двух- входовых сумматоров по модулю два 27, восемь двухвходовых элементов И 28 и один инвертор 29. Задачей, выполн емой узлом коррекции 20,  вл етс  (при условии отсутстви  двойной ошибки) инвертирование (коррекци ) того выходного информационного сигнала Р информационного накопител  1, в котором имеетс  ошибка, (т.е. того разр да Р, дл  которого соответствующий сигнал 26 otuPi на выходе дешифратора 19 данного основного блока 4 коррекции равен единице) В этом случае на обоих входах соответствующего элемента И 28.присутствуют два сигнала один из них поступает с выхода инвертора 29 при отсутствии двойной ошибки, а второй - сигнал 26 ouiPj - с соответствующего выхода дешифратора 19. Выходной сигнал элемента И 28, равный 1, подаетс  на один из входов соответствующего двухвходового сумматора по модулю два 27, который и производит инвертирование (коррекцию) соответствующего информационного с.чгнала информационного накопител  1.

Аналогичным образом стро тс  узлы коррекции 20 дополнительных блоков 5 коррекции .

Формул а изобретени  . Запоминающее устройство, содержащее информационный накопитель, основной накопитель контрольных разр дов

кодов Хемминга, основные блоки коррекции , первые входы каждого из которых соединены с соответствующими выходами информационного накопител , а вторые

входы - с соответствующими выходами основного накопител  контрольных разр дов кодов Хемминга, отличающеес  тем, что, с целью повышени  надежности устройства , оно содержит дополнительный накопитель контрольных разр дов кодов Хемминга, коммутаторы, образующие матрицу коммутаторов, дополнительные блоки коррекции, элементы сравнени , первый и второй элементы ИЛИ, инвертор и элемент И, выход которого  вл етс  выходом неисправности устройства, первые входы каждого из дополнительных блоков коррекции соединены с соответствующими выходами информационного накопител , а вторые входы каждого из дополнительных блоков коррекции соединены с соответствующими выходами дополнительного накопител  контрольных разр дов кодов Хемминга, информационные выходы каждого из дополнительных блоков коррекции соединены с первыми информационными входами коммутаторов соответствующего столбца матрицы

коммутаторов, вторые информационные входы коммутаторов каждой строки матрицы соединены с информационными выходами соответствующего основного блока

коррекции, выход обнаружени  двойной ошибки каждого основного блока коррекции соединен с управл ющими входами коммутаторов соответствующей строки матрицы, выходы коммутаторов  вл ютс  выходами устройства,

выход обнаружени  двойной ошибки каждого основного и каждого дополнительного блока коррекции соединен с соответствующим входом первого элемента ИЛИ, выход которого соединен с входом инвертора, выход

которого соединен с первым входом элемента И, первый и второй входы каждого из элементов сравнени  соединены соответственно с первым и вторым информационными входами соответствующего коммутатора,

выход каждого из элементов сравнени  соединен с соответствующим входом второго элемента ИЛИ. выход которого соединен с вторым входом элемента И.

Таблица

Таблица2

У

X

X

X

X

- $

X

X

x

&4

X X

v

X

XX