SU1257648A1 - Устройство дл декодировани кодов с @ проверками на четность - Google Patents
Устройство дл декодировани кодов с @ проверками на четность Download PDFInfo
- Publication number
- SU1257648A1 SU1257648A1 SU803474922A SU3474922A SU1257648A1 SU 1257648 A1 SU1257648 A1 SU 1257648A1 SU 803474922 A SU803474922 A SU 803474922A SU 3474922 A SU3474922 A SU 3474922A SU 1257648 A1 SU1257648 A1 SU 1257648A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- groups
- modulo
- node
- input
- output
- Prior art date
Links
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
Изобретение относитс к юблаС- ти вычислительной техники и касаетс техники передачи и хранени вычислительной информации. Целью изобретени вл етс повышеиие достоверности контрол . Устройство содержит логические блоки, в состав которых ; вход т сумматоры по модулю два обнаружени ошибок в группах и дешифраторы , сумматоры по. модулю два группы символов кодов, кроме того, уст- ройство содержит блок исправлени ощибок. Поставленна .цель достигаетс тем, что число логических блоков равно двум, а число сумматоров по модулю два символов кодов равно в первом логическом блоке 2 - 1, 2 1« К К, + К, +. а во втором 1, где « -iv I- I. При этом в каждый логический блок введеи дополнительный сумматор по модулю два группы символов кодов, в устройство введены узел блокировки и два узла суммировани по модулю два. I з.п. ф-лы, I ил.
Description
Изобретение относитс к вычислительной технике и касаетс техники передачи и хранени вычислительной информации.
Целью изобретени вл етс повышение достоверности контрол .
На чертеже приведена схема устройства .
Устройство содержит вход I устройства , узел 2 блокировки, логические блоки 3 и 4 группы, су1Ф1ато- ры 5-8 по модулю два группы символов , кодов, дополнительные сумматоры 9 и 10 по модулю два группы символов кодов, узлы обнаружени ошибок в rpyimax 11, 12, сумматоры 13-16 по модулю два обнаружени ошибок в группах, дополнительные сумматоры 17 и 18 по модулю два обнаружени ошибок в группах, дешифраторы 19,20 обнаружени ошибок.в группах, дешифратор 21, блок 22 исправлени ошибок , выход 23 устройства, второй узел 24 суммировани по модулю два, входы 25 и 26 узла 24, входы 27 и 28 выходы 29-31, первый узел 32 суммировани по модулю два.
Устройство работает следующим образом .
На вход I поступают параллельно информационные и контрольные символы .кода.
Случай А. Отсутствуют ошибки входной информации и нет отказов оборудовани устройства.
Сигналы, формируемые на выходах сумматоров 13-16, дают нулевые значени проверок - на выходах 30 и 31 сформируютс нулевые значени . На выходе дешифратора 21 присутствует сигнал, свидетельствующий об отсутст ВИИ ошибок информационных символов, которые без искажений будут переданы на вход устройства.
Случай Б. Наличие ошибок во входной информации, отсутствие отказов оборудовани устройства.
При ошибочном информационном символе (кроме х) на выходах сумматоров 13-16 значени проверок отлйч- Ны от нул , при этом на выходах 30, 31 и выходе узла 2 равны соответственно 0,0 и 1. .Поэтому на одном из выходов дешифратора 20 по витс сигнал , соответствующий номеру ошибочного байта, а на одной из выходов дешифратора 19 - сигнал, соответствующий номеру ошибочного символа в
байте. На выходе дешифратора 21 по витс сигнал, однозначно соответствующий номеру ошибочного информацио.н- ного символа в коде.
При поступлении этого сигнала на вход блока 22 он инвертирует значение информационного символа с ошибочного на правильное.
При ошибочном контрольном или информационном символе .х на выходах 30 и 31 будут значени соответственно 0,0 и узел 2 сформирует значение О, который заблокирует формирование сигналов ошибок дешифраторами 19
и 20. При этом формирование сигналов номера ошибочного символа, если это требуетс , осуществл етс не двум последовательно соединенными дешифраторами 19(20), 21 а одним одноступенчатым дешифратором /на чертеже не показан/.
Случай В, Отсутствие ошибок во входной информации и наличие отказов оборудовани устройства.
При отказах основной части оборудовани (сумматоров 7,8, 10,13-18, узлов 24 и 32) на выходе узла 2 сигнал равен О, сигналы на выходах 30 и 31 также равны 1,1, В результате обеспечиваетс правильна выдача сим- .волов на вькод 23 и локализаци отказов оборудовани по соответствующим ненулевым сигналам выходов 30 и 31.
Случай Г, Наличие многократльпс (двойньга) ошибок во входной информации или одиночных ошибок и отказов оборудовани устройства.
Этот случай 1вл ётс не основным и характеризуетс возникновением относительно маловеро тных неисправностей . Его реализаци , обеспечивающа останов по ошибке, не приведена на чертеже, вл етс достаточно простой и вьтолн етс с использованием сигналов проверок.
Таким образом, данное устройство позвол ет повысить достоверность контрол .
50
Формула нзобр.етени
Claims (2)
1, Устройство дл декодировани кодов с К проверками на четность, содержащее группу логических блоков, 5 каждый из которых содержит сум;-:ато- ры по модулю два группы символов кодов , выходы которых соединены с соответствующими входа№1 узла обнаружени ошибок в группах, а также содержащее дешифратор, входа которого соединены с выходами узлов обнаружени ошибок в группах логических блоков группы, а выход соединен с первым входом блока исправлени ошибок, выход которого вл етс выходом устройства , а второй вход соединен с информационным входом устройства, входа сумматоров по модулю два группы символов кодов логических блоков группы соединены с соответствующими информа- циошглв входами устройства отличающеес тем, что, с целью повышени достоверности контрол , в устройство введены узел блокировки и два узла суммировани по модулю два, а число логических блоков в группе равно двум, число сумматоров по ю- дулю два группы символов кодов равно в первом логическом блоке 2 - 1 ,
а во втором 2 - 1 (где К К, + Kj, t +1), причем в каждый логический .блок введен дополнителыалГ суюштор по модулю два группы символов кодов, вход и выход которого соединены со- ответ ственно с соответствукж(им входом устройства и соответствуюврм входом второго узла суммиро- ва°ни по модулю два, кроме то- го, перва н втора группы первого узла суммировани по модулю два соединены соответ
ственно с выходами всех сумматоров по модулю два группы символов кодов логических блоков группы, а первый выход соединен с управл ющим входом узла блокировки, информационный вход которого соединен с входом устрой- ства, перва и втора группы входов второго узла суммировани по модулю два соединены соответственно с выходами значений проверок узлов обнаружени ошибок в группах, а выход второго и второй выход первого узла суммировани по модулю два вл ютс выходами локализации отказов устройства , выход узла блокировки соединен с блокирукщими входами узлов обнаружени оапабок в группах.
2. Устройство по п.1, отличающеес тем, что, узел обнаружени ошибок в группах содержит дешифратор ошибок -в rpyraiax, сумматоры по модулю два обнаружени ошибок в группах, дополнительный сумматор по модулю два обнаружени ошибок в грзпплах, входы которых вл ютс соответствукнцими входами узла, выходы соединены с входами дешифратора ошибок в группах и вл ютс выходами значений проверок узла, блокирую-, щнй вход и выход дешифратора ошибок в группах вл ютс соответственно блокирующим входом и выходом узла.
Е v 4F
7J
Редактор Э.Слигон
Составитель И.Хазова Техред л.Сердюкова
Заказ 4958/48 Тираж 671Подписное
ВНИИПИ Государственного комитета СССР
по делам изобретений и открытии i13035, Москва, Ж-35, Раушска наб., д.4/5
Производственно поЛиграфическое предпри тие, г.Ужгород, ул.Проектна , 4
Корректор С.Черни
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU803474922A SU1257648A1 (ru) | 1980-07-21 | 1980-07-21 | Устройство дл декодировани кодов с @ проверками на четность |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU803474922A SU1257648A1 (ru) | 1980-07-21 | 1980-07-21 | Устройство дл декодировани кодов с @ проверками на четность |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1257648A1 true SU1257648A1 (ru) | 1986-09-15 |
Family
ID=21023880
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU803474922A SU1257648A1 (ru) | 1980-07-21 | 1980-07-21 | Устройство дл декодировани кодов с @ проверками на четность |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1257648A1 (ru) |
-
1980
- 1980-07-21 SU SU803474922A patent/SU1257648A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR900006920B1 (ko) | 다수결에 의한 착오 검출 및 정정 방법 | |
KR880000426B1 (ko) | 이중 부호화 리드 솔로몬 코드에 대한 복호화 방법 및 장치 | |
US4569050A (en) | Data communication system with fixed weight error correction and detection code | |
EP0072640B1 (en) | Methods of data error correction | |
US3398400A (en) | Method and arrangement for transmitting and receiving data without errors | |
US4408325A (en) | Transmitting additional signals using violations of a redundant code used for transmitting digital signals | |
US3873971A (en) | Random error correcting system | |
US4356564A (en) | Digital signal transmission system with encoding and decoding sections for correcting errors by parity signals transmitted with digital information signals | |
US4074228A (en) | Error correction of digital signals | |
US3902117A (en) | Pcm error detection | |
US5539755A (en) | Method and apparatus for decoding an error protected block of extended data | |
US3983536A (en) | Data signal handling arrangements | |
US4055832A (en) | One-error correction convolutional coding system | |
US4481648A (en) | Method and system for producing a synchronous signal from _cyclic-redundancy-coded digital data blocks | |
SU1257648A1 (ru) | Устройство дл декодировани кодов с @ проверками на четность | |
DK162675B (da) | Digitaltransmissionsanlaeg | |
GB2174577A (en) | Digital communication system | |
US4193062A (en) | Triple random error correcting convolutional code | |
SU788406A1 (ru) | Устройство приема дискретной информации с решающей обратной св зью | |
SU849517A1 (ru) | Устройство дл приема сообщений вСиСТЕМАХ пЕРЕдАчи иНфОРМАции C РЕшА-ющЕй ОбРАТНОй СВ зью | |
SU945958A1 (ru) | Генератор рекуррентной последовательности импульсов с самоконтролем | |
SU690485A1 (ru) | Устройство дл контрол дешифраторов | |
SU437237A1 (ru) | Способ передачи двоичной информации в системах с обратной св зью | |
SU1314463A1 (ru) | Система передачи и приема цифровых сигналов | |
SU786037A1 (ru) | Устройство дл обнаружени и исправлени ошибок |