JPS63273141A

JPS63273141A - 誤り自己訂正プロセッサ−とその駆動方法

Info

Publication number: JPS63273141A
Application number: JP62108257A
Authority: JP
Inventors: Masakatsu Yamashina; 山品　正勝
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-04-30
Filing date: 1987-04-30
Publication date: 1988-11-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本願発明は、複数個のプロセッサーを用いて並列処理を
行う装置において、処理中に装置動作を停止しないで誤
りを自動的に発見し訂正するプロセッサーとその駆動方
法に関する。

（従来の技術）複数個のプロセッサーを並列動作させることによって、
高速、高機能信号処理を実現できる。この並列処理プロ
セッサーは、高速計算機１画像処理装置、伝送通信装置
等で使用されている。しかし、複数個のプロセッサーの
中の１プロセツサーの故障が、並列処理プロセッサー全
体の機能を停止または大きく低下させることがある。現
在、この故障に対する対策が全くなされていない装置が
多く、使用者の異常発見にたよっている。故障救済も人
手によるものが多い、また、冗長回路つまり、全く同一
の回路を余分に設けておく方法がある。つまり、主回路
と、同一の制動回路を設け、同一信号を処理する主回路
の出力と補助回路の出力とを比較し、再出力が等しい時
にはそのまま出力し、異なる時には再度演算を行う方式
が提案されている特願昭６１−１１２０９４号（「誤り
自己補正算術論理ユニットとその駆動方法」）。

（発明が解決しようとする問題点）しかしながら、従来の技術では故障発見時には、装置動
作を停止し、再演算を行うから、並列処理プロセッサー
に適用するとその特徴である高速性が損われる。そこで
、本発明の目的は、動作を停止することなく、故障箇所
を検出し、誤りを実時間で自己訂正する誤り自己訂正プ
ロセッサーとその駆動方法を提供することにある。

（問題点を解決するための手段）前述の問題点を解決するために、本願の第１の発明が提
供する誤り自己訂正プロセッサーは：複数個の同一機能
を有する主プロセッサーと、前記複数個の主プロセッサ
ーにそれぞれ入力される複数個の入力信号の中から１信
号を選択する第１の選択器と、前記第１の選択器の出力
信号を入力信号とする補助プロセッサーと、前記第１の
選択器が選択した信号を入力信号とする主プロセッサー
の出力信号を選択する第２の選択器と、前記第２の選択
器の出力信号と前記補助プロセッサーの出力信号とを比
較する比較判定器と、前記第１の選択器が選択した信号
を入力信号とする主プロセッサーの出力信号と前記補助
プロセッサーの出力信号との中からどちらか一方を選択
し出力する第３の選択器と、前記比較判定器の出力段に
接続され、前記第１の選択器と前記第２の選択器と前記
第３の選択器とを￥１．１１９１１する制御回路とから
構成されることを特徴とする。

また、前述の問題点を解決するために本願の第２の発明
が提供する手段は、複数個の同一機能を有する主プロセ
ッサーと、前記複数個の主プロセッサーにそれぞれ入力
される複数個の入力信号の中から１信号を選択する第１
の選択器と、前記第１の選択器の出力信号を入力信号と
する補助プロセッサーと、前記第１の選択器が選択した
信号を入力信号とする主プロセッサーの出力信号を選択
する第２の選択器と、前記第２の選択器の出力信号と前
記補助プロセッサーの出力信号とを比較する比較判定器
と、前記第１の選択器が選択した信号を入力信号とする
主プロセッサーの出力信号と前記補助プロセッサーの出
力信号との中からどちらか一方を選択し出力する第３の
選択器と、前記比較判定器の出力段に接続され、前記第
１の選択器と前記第２の選択器と前記第３の選択器とを
制御する制御回路とから構成される誤り自己訂正プロセ
ッサーの駆動方法において：前記制御回路は；前記第１
の選択器に選択させる信号および前記第２の選択器に選
択させる主プロセッサーの出力信号を一定期間ごとに順
次にきりかえ、前記第１の選択器が選択した信号を入力
信号とする主プロセッサーの出力信号と前記補助プロセ
ッサーの出力信号とを比較し、等しい時には前記主プロ
セッサーの出力信号を前記第３の選択器に選択させ、異
なる時には前記補助プロセッサーの出力信号を前記第３
の選択器に選択させることを特徴とする。

（作用）本Ｍ発明の原理は、複数個の並列処理用主プロセッサー
の中から１つの主プロセッサーを順次に選んで、選ばれ
た主プロセッサーの出力信号と補助プロセッサーの出力
信号とを比較し、故障発見時に主プロセッサーと補助プ
ロセッサーを自動的におきかえることにより、複数個の
プロセッサーの誤りを訂正するものである。

ＬＳＩ技術の進展により、装置の信頼性は向上している
。しかし、その信頼性の向上を上まわる大規模なシステ
ムが構築され、故障の検出、故障の救済が大きな問題と
なっている。一般に、故障する箇所は、装置全体に対し
てごく一部であり、かつ、故障する時間的な確率も、周
辺環境によっ゛て変化するものの、ある値をとることが
統計的に知られている。そこで、冗長回路の規模は、最
適な規模が存在し、また、故障発見のための監視も常に
行わず、ある一定期間でも充分な効果を上げることがで
きる。さらに、−瞬生じた故障ですぐに正常にもどる場
合、故障とみなす必要がない場合もある。そこで、複数
個の主プロセッサーに対し、１個の補助プロセッサーを
設け、補助プロセッサーと主プロセッサーの出力信号を
」定期間ごと順次比軟することにより、故障を検出゛ゝ
する。比較する際の２つの信号の一致がどの程度であれ
ば正常とみなすかを制御することにより、故障とみなす
必要のない信号の不一致をみのがすことができる。かつ
、その比較結果を用いて故障プロセッサーの補助プロセ
ッサーとのおきかえを実時間で行うことにより、動作中
の誤り訂正が可能となる。

（実施例）次に、本発明の実施例を図面を参照しながら説明する。

第１図は本願の第１の発明の一実施例を示すブロック図
である０本願の第２の発明は本願の第１の発明のプロセ
ッサーを駆動する方法であるから、以下には第１の発明
の詳細な説明しながら併せて第２の発明の一実施例も説
明する。

第１図は並列動作をする主プロセッサーが３台である本
願の第１の発明の一実施例を示す、この実施例は、入力
信号線１，２，３、主プロセッサー出力信号ｆｉ４，５
，６、第１の制御信号線７、第２の＃１＃信号線８、ク
ロック信号線９、補助プロセッサー出力信号３１１Ｇ、
第１の選択器出力信号線１１、比較判定回路出力信号線
１２、第２の選択器出力信号！！１３、補助プロセッサ
ー２１、主プロセッサー２２．２３．２４、第１の選択
器２５、第２の選択器２６、第３の選択器２７．２８．
２９、比較判定回路３０、制御回路３１から構成される
。

信号線１，２．３から伝えられる入力信号は、それぞれ
主プロセッサー２２．２３．２４に入力され、各主プロ
セッサーの処理結果はプロセッサー出力信号線４，５．
６にそれぞれ出力される。第１の選択器２５．第２の選
択器２６．第３の選択器２７．２８゜２９は、制御回路
３１から出力される第１の制御信号線７．第２のＭｔｊ
Ｄ信号線８により制御され、選択する信号を決定する。

第１の選択器２５は、第２の制御信号線８の制御信号に
従って、入力信号線１゜２．３の信号の中から１信号を
一定期間ごとに順次選択し、第１の選択器出力信号ｖ１
１１を通して補助プロセッサー２１に供給する。補助プ
ロセッサー２１で処理された信号は、補助プロセッサー
出力信号線１０を通って比較判定回路３０に供給される
。第２の選択器２６は、主プロセッサー出力信号線４゜
５．６の信号の中から１信号を選択し、第２の選択器出
力信号線１３を通して、比較判定回路３０に供給する。

比較判定回路３０は、補助プロセッサー出力信号線１０
の信号と、第２の選択器２６の出力信号線１３の信号を
比較し、比較期間内での一致を測る。

その結果を比較判定回路出力信号線１２を通して制御回
路３１に送る。制御回路３１は、一定比較時間ごとに、
第１の選択器２５．第２の選択器２６を第２の制御信号
ｔ！！Ａ８の信号により制御し選択する信号をきりかえ
る。比軟判定回路出力信号線１２の信号が、故障検出を
示すと、Ｍ御回路３１は、第１の制御信号線７を通して
、第３の選択器２７．２８．２９に故障した主プロセッ
サーの出力信号線の信号を補助プロセッサーの出力信号
線１０の信号ときりかえさせる。また、第１の選択器２
５と第２の選択器２６が、故障した主プロセッサーの入
力信号および出力信号゛を選択したまま固定するように
第２の信号、ｔ１８に信号を送る。これらの動作により
、並列処理プロセッサーの動作を停止することなく、故
障プロセッサー、を切り離し、補助プロセッサーを装置
にくみこむことができる。クロック信号線９のクロック
により、補助プロセッサー２１．主プロセッサー２２．
２３．２４．比較判定回路３０．制御回路３１の同期を
とっている。

第２図は、第１図実施例における比較判定回路３０の一
具体例を示すブロック図である。この比較判定回路は、
入力信号１！１０．１３、比較回路出力信号１／ｊＡ４
２、判定回路出力信号線４３、レジスター出力信号！１
１２、クロック信号線９、第２の制御信号線８、比較回
路５０、判定器５１、リセット回路５３、レジスター５
２から構成される。

比較回路５０は、入力信号線１０．１３の２人力化号の
値が等しい時“０”を、異なる時“１″を、比較回路出
力信号線４２に出力する０判定器５１は、レジスター５
２にたくわえられているそれまでの判定結果信号と、比
較回路出力信号の論理和をとり、判定回路出力信号線４
３に出力する。リセット回路５３は、第２の制御信号線
８の信号により“０”を出力し、レジスター５２の記憶
データを０″にセットする。

本具体例の場合、判定器５１が論理和ゲートであるから
比較期間内で、２人力化号が完全に一致していないと、
レジスター出力信号線１２の信号が“０″になる。逆に
、１度でも２人力化号線の信号が異なると、レジスター
出力信号線１２の信号、つまり、判定結果は“１”つま
り故障と判定する。

故障と判断する不一致の回数を複数回にする場合、判定
器５１の論理和回路を加算器におきかえる。

たとえば、２回の不一致を故障とみなす場合、判定器５
１を半加算器１個にし、比較回路出力信号線４２と、レ
ジスター出力信号線１２を半加算器の２入力端子に接続
し、半加算器のキャリー出力端子を判定器出力信号線４
３に接続する。また、加算器の段数を増加させることに
より、故障と判断する不一致回数を増加できる。

第３図は第１図実施例における制御回路３１の一具体例
を示すブロック図である。この制御回路は入力信号！１
１２、計数器出力信号ｌｌ（第２の制御信号線）８、イ
ネイブル回路出力信号線（第１の制御信号線）７、クロ
ック信号線９、分周回路出力信号線６５、計数器７０、
イネイブル回路１１、分周回路７２から構成される。ク
ロック信号！！９により入力されるクロック信号を分周
回路１２で分周する。

分周率を変えることにより、１主プロセツサーあたりの
比較時間を変えることができる０例えば、１／１０Ｇに
分周すると、１００クロツクサイクルの間、１主プロセ
ツサーの出力信号と補助プロセッサーの出力信号を比較
することになる。入力信号線１２は、計数器７０のイネ
イブル端子６６および、イネイブル回路７１の制Ｕ＄端
子６７に接続される。比較判定回路３０から入力信号線
１２に入力される信号が“１″であって故障を示してい
るときは、計数器７０は計数を停止し、かつ５．イネ・
イブル回路７１は、それまで“ＯＮをイネイブル回路出
力信号線７に出力していたのを計数器出力信号線８の信
号値にする。計数器出力信号１！８は、第１の選択器２
５および第２の選択器２６に接続され１．イネイブル回
路出力信号線、７は、第３の選択器２７〜２９に接続さ
れ、それぞれを制御するので、本具体例の制御回路は複
数個の主プロセッサーの中から１主プロセツサーを一定
期間ごとに順次選択し、かつ、故障した主プロセッサー
を切り離し、補助プロセッサーに切り換える制御信号を
作成し出力する。

（発明の効果）以上に述べてき°たように、本願発明によれば、並列処
理プロセッサーの故障を検出し、動作を停止することな
く、故障したプロセッサーを装置から削除し、補助プロ
セッサーと自動で交換することにより、装置全体の正常
動作を維持できる誤り自己訂正プロセッサーとその駆動
方法を提供できる。

【図面の簡単な説明】

第１図は本願の第１の発明の一実施例を示すブロック図
、第２図はその実施例における比較判定回路３０の一具
体例を示すブロック図、第３図はその実施例における制
御回路３１の一具体例を示すブロック図である。１．２．３・・・入力信号線、４，５．６・・・主プロ
セッサー出力信号線、７・・・第１の制御信号線、８・
・・第２の制御信号線、９・・・クロック信号線、１０
・・・補助プロセッサー出力信号線、１１・・・第１の
選択器出力信号線、１２・・・比較判定回路出力信号線
、１３・・・第２の選択器出力信号線、２１・・・補助
プロセッサー、２２．２３．２４・・・主プロセツサ−
，２５・・・第１の選択器、２６・・・第２の選択器、
２７．２８．２９・・・第３の選択器、３０・・・比較
判定回路、３１・・・制御回路。

Claims

【特許請求の範囲】

（１）複数個の同一機能を有する主プロセッサーと、前
記複数個の主プロセッサーにそれぞれ入力される複数個
の入力信号の中から１信号を選択する第１の選択器と、
前記第１の選択器の出力信号を入力信号とする補助プロ
セッサーと、前記第１の選択器が選択した信号を入力信
号とする主プロセッサーの出力信号を選択する第２の選
択器と、前記第２の選択器の出力信号と前記補助プロセ
ッサーの出力信号とを比較する比較判定器と、前記第１
の選択器が選択した信号を入力信号とする主プロセッサ
ーの出力信号と前記補助プロセッサーの出力信号との中
からどちらか一方を選択し出力する第３の選択器と、前
記比較判定器の出力段に接続され、前記第１の選択器と
前記第２の選択器と前記第３の選択器とを制御する制御
回路とから構成されることを特徴とする誤り自己訂正プ
ロセッサー。
（２）複数個の同一機能を有する主プロセッサーと、前
記複数個の主プロセッサーにそれぞれ入力される複数個
の入力信号の中から１信号を選択する第１の選択器と、
前記第１の選択器の出力信号を入力信号とする補助プロ
セッサーと、前記第１の選択器が選択した信号を入力信
号とする主プロセッサーの出力信号を選択する第２の選
択器と、前記第２の選択器の出力信号と前記補助プロセ
ッサーの出力信号とを比較する比較判定器と、前記第１
の選択器が選択した信号を入力信号とする主プロセッサ
ーの出力信号と前記補助プロセッサーの出力信号との中
からどちらか一方を選択し出力する第３の選択器と、前
記比較判定器の出力段に接続され、前記第１の選択器と
前記第２の選択器と前記第３の選択器とを制御する制御
回路とから構成される誤り自己訂正プロセッサーの駆動
方法において：前記制御回路は；前記第１の選択器に選
択させる信号および前記第２の選択器に選択させる主プ
ロセッサーの出力信号を一定期間ごとに順次にきりかえ
、前記第１の選択器が選択した信号を入力信号とする主
プロセッサーの出力信号と前記補助プロセッサーの出力
信号とを比較し、等しい時には前記主プロセッサーの出
力信号を前記第３の選択器に選択させ、異なる時には前
記補助プロセッサーの出力信号を前記第３の選択器に選
択させることを特徴とする誤り自己訂正プロセッサーの
駆動方法。