JPH06124213A - コンピュータのフォールト・トレラント方式 - Google Patents
コンピュータのフォールト・トレラント方式Info
- Publication number
- JPH06124213A JPH06124213A JP4272190A JP27219092A JPH06124213A JP H06124213 A JPH06124213 A JP H06124213A JP 4272190 A JP4272190 A JP 4272190A JP 27219092 A JP27219092 A JP 27219092A JP H06124213 A JPH06124213 A JP H06124213A
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- JP
- Japan
- Prior art keywords
- cpu
- output
- cpus
- fault
- arithmetic
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】複数（少なくとも４個）のコンピュータが並列
に演算しているコンピュータのフォール・トレラント方
式において、二重障害にも対応できる方式を提供する。 【構成】ＣＰＵ１〜４は、それぞれの演算結果を判定部
５，６に出力する。この二重構成の判定部５，６は、全
ての出力値が同一であると、全てのＣＰＵを正常とみな
し、その結果を出力し、ＣＰＵ１が、他の３ＣＰＵと異
なる演算結果を出力した場合に、判定部５，６は、ＣＰ
Ｕ１を障害とみなしてＣＰＵ動作制御部７，８によりＣ
ＰＵ１の出力を停止させ、他の３ＣＰＵの演算結果を出
力する。さらにＣＰＵ２が、ＣＰＵ３，４と異なる演算
結果を出力すると、判定部５，６はＣＰＵ２を障害とみ
なしてＣＰＵ動作制御部７，８によりＣＰＵ２の出力を
停止して、ＣＰＵ３，４の演算結果を出力する。 【効果】複数のＣＰＵが並列演算中に二重障害が発生し
た場合でも、正常に処理を続けることができる。
に演算しているコンピュータのフォール・トレラント方
式において、二重障害にも対応できる方式を提供する。 【構成】ＣＰＵ１〜４は、それぞれの演算結果を判定部
５，６に出力する。この二重構成の判定部５，６は、全
ての出力値が同一であると、全てのＣＰＵを正常とみな
し、その結果を出力し、ＣＰＵ１が、他の３ＣＰＵと異
なる演算結果を出力した場合に、判定部５，６は、ＣＰ
Ｕ１を障害とみなしてＣＰＵ動作制御部７，８によりＣ
ＰＵ１の出力を停止させ、他の３ＣＰＵの演算結果を出
力する。さらにＣＰＵ２が、ＣＰＵ３，４と異なる演算
結果を出力すると、判定部５，６はＣＰＵ２を障害とみ
なしてＣＰＵ動作制御部７，８によりＣＰＵ２の出力を
停止して、ＣＰＵ３，４の演算結果を出力する。 【効果】複数のＣＰＵが並列演算中に二重障害が発生し
た場合でも、正常に処理を続けることができる。
Description
【０００１】
【産業上の利用分野】本発明は、複数のコンピュータの
障害許容範囲を規制するためのコンピュータのフォール
ト・トレラント方式に関する。
障害許容範囲を規制するためのコンピュータのフォール
ト・トレラント方式に関する。
【０００２】
【従来の技術】従来のコンピュータのフォールト・トレ
ラント方式は図２に示すように、例えば４つのＣＰＵ
１，２，３，４と、２つの比較回路９，１０があり、Ｃ
ＰＵ１，ＣＰＵ２，と比較回路９とから成るＣＰＵ部Ａ
１１と、ＣＰＵ３，ＣＰＵ４と比較回路１０とから成る
ＣＰＵ部Ｂ１２とで構成される。
ラント方式は図２に示すように、例えば４つのＣＰＵ
１，２，３，４と、２つの比較回路９，１０があり、Ｃ
ＰＵ１，ＣＰＵ２，と比較回路９とから成るＣＰＵ部Ａ
１１と、ＣＰＵ３，ＣＰＵ４と比較回路１０とから成る
ＣＰＵ部Ｂ１２とで構成される。
【０００３】４つのＣＰＵ１，２，３，４は完全同期で
動作し、同一の入力に対してそれぞれが独立に演算を行
い、演算結果を比較回路９，１０に出力する。比較回路
９，１０では、それぞれ２つのＣＰＵの演算結果を比較
し、一致しない場合には障害があるとみなし、障害のＣ
ＰＵ部Ａ１１又はＣＰＵ部Ｂ１２の出力を停止する。
動作し、同一の入力に対してそれぞれが独立に演算を行
い、演算結果を比較回路９，１０に出力する。比較回路
９，１０では、それぞれ２つのＣＰＵの演算結果を比較
し、一致しない場合には障害があるとみなし、障害のＣ
ＰＵ部Ａ１１又はＣＰＵ部Ｂ１２の出力を停止する。
【０００４】この方法により、４つのＣＰＵのうち１つ
（例えばＣＰＵ１）に障害が発生してもＣＰＵ部Ｂ１２
の演算結果が出力されるのでシステム全体としては障害
を受けることなく、無停止で処理を続けることができ
る。
（例えばＣＰＵ１）に障害が発生してもＣＰＵ部Ｂ１２
の演算結果が出力されるのでシステム全体としては障害
を受けることなく、無停止で処理を続けることができ
る。
【０００５】
【発明が解決しようとする課題】この従来のフォールト
・トレラント方式では、４ＣＰＵのうちの１つに障害が
発生した場合に、システムとして処理は続けられるが、
障害の復旧作業中に別のＣＰＵ部に（例えばＣＰＵ３）
に障害が発生してしまう場合、つまり二重障害に対応で
きないという課題がある。
・トレラント方式では、４ＣＰＵのうちの１つに障害が
発生した場合に、システムとして処理は続けられるが、
障害の復旧作業中に別のＣＰＵ部に（例えばＣＰＵ３）
に障害が発生してしまう場合、つまり二重障害に対応で
きないという課題がある。
【０００６】
【課題を解決するための手段】本発明のコンピュータの
フォールト・トレラント方式は、少なくとも４個以上の
ＣＰＵが１つの演算を行い少なくとも２個以上の正常な
演算結果を確認して出力するコンピュータのフォールト
・トレラント方式において、前記４個以上のＣＰＵの演
算結果を入力して多数決をとり障害ＣＰＵを判定する２
重化され判定手段と、この２重化された判定手段のそれ
ぞれからの判定結果にもとずき障害ＣＰＵの出力を停止
させる２重化された手段とを有する。
フォールト・トレラント方式は、少なくとも４個以上の
ＣＰＵが１つの演算を行い少なくとも２個以上の正常な
演算結果を確認して出力するコンピュータのフォールト
・トレラント方式において、前記４個以上のＣＰＵの演
算結果を入力して多数決をとり障害ＣＰＵを判定する２
重化され判定手段と、この２重化された判定手段のそれ
ぞれからの判定結果にもとずき障害ＣＰＵの出力を停止
させる２重化された手段とを有する。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。図１
の実施例はＣＰＵ１，２，３，４と、ＣＰＵ１，２，
３，４の演算結果をそれぞれ４個のＣＰＵ１の判定部５
Ａ〜ＣＰＵ４判定部５Ｄに入力して多数決をとり、障害
の有無を判定する判定部５と、同じくＣＰＵ１，２，
３，４の演算結果をそれぞれ４個のＣＰＵ１の判定部６
Ａ〜ＣＰＵ４の判定部６Ｄに入力して多数決をとり、障
害の有無を判定する判定部６と、判定部５，６の結果を
それぞれ受けＣＰＵの出力を制御するＣＰＵ動作制御部
７，８を示す。すなわち、判定部５，６およびＣＰＵ動
作制御部７，８はおのおの２重化構成である。
る。図１は本発明の一実施例のブロック図である。図１
の実施例はＣＰＵ１，２，３，４と、ＣＰＵ１，２，
３，４の演算結果をそれぞれ４個のＣＰＵ１の判定部５
Ａ〜ＣＰＵ４判定部５Ｄに入力して多数決をとり、障害
の有無を判定する判定部５と、同じくＣＰＵ１，２，
３，４の演算結果をそれぞれ４個のＣＰＵ１の判定部６
Ａ〜ＣＰＵ４の判定部６Ｄに入力して多数決をとり、障
害の有無を判定する判定部６と、判定部５，６の結果を
それぞれ受けＣＰＵの出力を制御するＣＰＵ動作制御部
７，８を示す。すなわち、判定部５，６およびＣＰＵ動
作制御部７，８はおのおの２重化構成である。
【０００８】次に本実施例の動作を説明する。ＣＰＵ１
〜４の全ての出力値が同一である場合には、全てのＣＰ
Ｕが正常であると判定し、その値を出力する。
〜４の全ての出力値が同一である場合には、全てのＣＰ
Ｕが正常であると判定し、その値を出力する。
【０００９】今、ＣＰＵ１に障害が発生すると、例えば
ＣＰＵ１の判定部５Ａが異なる演算結果となり、判定部
５における４つのＣＰＵの演算結果には差異が生じる。
このとき、正常動作を続けているＣＰＵ２，３，４の演
算結果は同一であるため、判定部５ではその結果を出力
し、唯一違った結果を出力したＣＰＵ１に障害があると
判定し、ＣＰＵ動作制御部７によりＣＰＵ１の出力を停
止する。前述と同じ判定が判定部６でも行われ、ＣＰＵ
動作制御部８によりＣＰＵ１の出力を停止するが、この
両者の動作は独立に行われる。
ＣＰＵ１の判定部５Ａが異なる演算結果となり、判定部
５における４つのＣＰＵの演算結果には差異が生じる。
このとき、正常動作を続けているＣＰＵ２，３，４の演
算結果は同一であるため、判定部５ではその結果を出力
し、唯一違った結果を出力したＣＰＵ１に障害があると
判定し、ＣＰＵ動作制御部７によりＣＰＵ１の出力を停
止する。前述と同じ判定が判定部６でも行われ、ＣＰＵ
動作制御部８によりＣＰＵ１の出力を停止するが、この
両者の動作は独立に行われる。
【００１０】ＣＰＵ１が障害を起こし、その障害が復旧
されないうちにＣＰＵ２に障害が発生すると、ＣＰＵ２
の演算結果とＣＰＵ３、４の演算結果との間に差異が生
じる。判定部５，６では３つの演算結果のうち、一致し
たＣＰＵ３，４の演算結果を出力し、ＣＰＵ２も障害と
判定して、ＣＰＵ動作制御部７，８によりＣＰＵ２の出
力を停止する。
されないうちにＣＰＵ２に障害が発生すると、ＣＰＵ２
の演算結果とＣＰＵ３、４の演算結果との間に差異が生
じる。判定部５，６では３つの演算結果のうち、一致し
たＣＰＵ３，４の演算結果を出力し、ＣＰＵ２も障害と
判定して、ＣＰＵ動作制御部７，８によりＣＰＵ２の出
力を停止する。
【００１１】
【発明の効果】以上説明したように本発明では、４つＣ
ＰＵの演算結果の多数決をとり、障害と判定したＣＰＵ
の出力を停止させることにより、４つのＣＰＵのうちの
２つに障害が発生しても正常に動作させることができ
る。そのため二重障害にも対応でき、信頼性を向上させ
る効果がある。かつ、判定部とＣＰＵ動作部とを２重構
成としているので、二重障害を誤判定する確立を極めて
少なくできる効果がある。
ＰＵの演算結果の多数決をとり、障害と判定したＣＰＵ
の出力を停止させることにより、４つのＣＰＵのうちの
２つに障害が発生しても正常に動作させることができ
る。そのため二重障害にも対応でき、信頼性を向上させ
る効果がある。かつ、判定部とＣＰＵ動作部とを２重構
成としているので、二重障害を誤判定する確立を極めて
少なくできる効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】従来のコンピュータのフォルト・トレラント方
式のブロック図である。
式のブロック図である。
１〜４ ＣＰＵ ５，６ 判定部 ５Ａ〜５Ｄ，６Ａ〜６Ｄ ＣＰ１〜ＣＰ４の判定部 ７，８ ＣＰＵ動作制御部 ９，１０ 比較回路
Claims (2)
- 【請求項１】 少なくとも４個以上のＣＰＵが１つの演
算を行い少なくとも２個以上の正常な演算結果を確認し
て出力するコンピュータのフォールト・トレラント方式
において、前記４個以上のＣＰＵの演算結果を入力して
多数決をとり障害ＣＰＵを判定する２重化され判定手段
と、この２重化された判定手段のそれぞれからの判定結
果にもとずき障害ＣＰＵの出力を停止させる２重化され
た手段とを有することを特徴とするコンピュータのフォ
ールト・トレラント方式。 - 【請求項２】 前記２重化された判定手段のそれぞれが
一個の障害ＣＰＵを判定した場合に他の正常な演算結果
を出力し、次に２個目の障害ＣＰＵを判定した場合には
残りの正常な演算結果を出力することを特徴とする請求
項１記載のコンピュータのフォールト・トレラント方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4272190A JPH06124213A (ja) | 1992-10-12 | 1992-10-12 | コンピュータのフォールト・トレラント方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4272190A JPH06124213A (ja) | 1992-10-12 | 1992-10-12 | コンピュータのフォールト・トレラント方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06124213A true JPH06124213A (ja) | 1994-05-06 |
Family
ID=17510347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4272190A Pending JPH06124213A (ja) | 1992-10-12 | 1992-10-12 | コンピュータのフォールト・トレラント方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06124213A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013164763A (ja) * | 2012-02-13 | 2013-08-22 | Mitsubishi Electric Corp | 二重化システム系切替制御装置 |
-
1992
- 1992-10-12 JP JP4272190A patent/JPH06124213A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013164763A (ja) * | 2012-02-13 | 2013-08-22 | Mitsubishi Electric Corp | 二重化システム系切替制御装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000307 |