JPH0581056A - 電子計算機の二重化方式 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、複数のモジュール間が異なるプロト
コルで接続されているＣＰＵを用いたフォールトトレラ
ント・コンピュータシステムを構築する際に、モジュー
ルエラーやバスエラーの発生によりシステム停止を招く
ことなく、大規模且つ高速化を達成し高信頼性を確保す
ることを目的とする。 【構成】演算制御プロセッサ（ＡＣＰ）、システムコン
トロールユニット（ＳＣＵ）、主メモリ（メモリ）、バ
スコントロールユニット（ＢＣＵ）をそれぞれ二重化さ
せ、さらに、上記演算制御プロセッサ３１，３２のそれ
ぞれに対して２つのａｃｐモジュール３１１，３１２を
備えさせ、該演算制御プロセッサ３１，３２から２本ず
つの信号ラインを各システムコントロールユニット２
１，２２から主メモリ１１，１２及びバスコントロール
ユニット４１，４２のそれぞれに対して並列配設し、２
本の信号ラインデータの一致／不一致を比較判定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フォールトトレラント
・コンピュータシステムを構築する際に、ＣＰＵを中心
とする構成要素を二重化することによりシステムの信頼
性及び可用性を向上させる電子計算機の二重化方式に関
する。

【０００２】

【従来の技術】一般に、フォールトトレラント・コンピ
ュータシステムを完全なハードウエア構成により実現す
るには、ＣＰＵを中心とする構成機器の内部を二重化す
ることが行なわれる。

【０００３】このシステム二重化の一例としては、シス
テムを構成する各モジュールをそれぞれ２台用いると共
に、この二重化された各モジュール間を結合するバスラ
インを二重化したものが実用されているが、最近では、
ＣＰＵを始め、各主要モジュールの内部回路までも二重
化して、その二重化回路間の処理結果を比較することが
行なわれている。

【０００４】図６は従来の二重化方式によるフォールト
トレラント・コンピュータシステムの構成を示すもの
で、ＣＰＵ６１を始めメモリ６２，磁気ディスク制御装
置６３及び磁気ディスク装置６４，通信制御装置６５か
らなる１組のコンピュータシステムがそのまま二重化さ
れ、そのそれぞれが二重化されたバスラインにより結合
されている。そして、各ＣＰＵ６１，６１の内部には、
さらに２つのＡＣＰ（演算制御モジュール）６６ａ，６
６ｂが設けられると共に、メモリ６２，磁気ディスク制
御装置６３，通信制御装置６５の各内部回路も二重化さ
れている。この場合、上記バスラインの二重化に伴い、
各モジュールにおけるバスへの出力は２系統、また、バ
スから各モジュールへの入力も２系統あることになる。

【０００５】このフォールトトレラント・コンピュータ
システムにおいて、通常、各モジュールにおける処理結
果の比較は、そのそれぞれのモジュールの最終出力段に
おいて実施されるので、当該モジュールで発生するエラ
ーは略確実に検出することができる。

【０００６】すなわち、例えばＣＰＵ６１と磁気ディス
ク制御装置６３との間のデータ転送を想定した場合に、
ＣＰＵ６１が磁気ディスク装置６４からデータの読出し
を行なうときは、磁気ディスク制御装置６３はバスに対
して出力の動作モードにある。

【０００７】このとき、磁気ディスク制御装置６３にお
ける処理結果はバスへの出力直前に比較され、２系統の
データが一致することを確認した後に両方のバスに対し
て出力される。

【０００８】また、ＣＰＵ６１が磁気ディスク装置６４
に対してデータの書込みを行なうときは、ＣＰＵ６１は
バスに出力を行なう最終段で各ＡＣＰ６６ａ，６６ｂか
らのデータ比較を行ないそのエラーチェックを実施す
る。

【０００９】この場合、ＣＰＵ６１においてデータエラ
ーが検出されなければ、磁気ディスク制御装置６３の入
力段に伝送されたデータには、バス上におけるノイズ等
の要因以外にエラーが発生することは殆どない。

【００１０】したがって、ＣＰＵ６１から２本のバスを
介して伝送されたデータを、磁気ディスク制御装置６３
の入力段における比較はせずに、該磁気ディスク制御装
置６３から次段のモジュール、つまり、磁気ディスク装
置６４への出力段で上記二重化データの比較が行なわれ
る。

【００１１】この場合、１度の比較処理で、バスから磁
気ディスク制御装置６３へのデータ入力に伴うエラー、
及び磁気ディスク制御装置６３内でのデータ処理に伴う
エラーを検出することができる。ここで、バスライン上
でのエラー発生要因について説明する。

【００１２】例えば、出力モードにあるモジュールは、
バスに出力するデータに関してエラーチェックを実施し
ている。したがって、本来なら、バス上に誤ったデータ
が出力されることはない。

【００１３】しかし、この出力モードにあるモジュール
のバスに直接接続されているゲートの故障や、バス上の
信号のクロストークノイズ等に起因するエラーの場合に
は、該出力モジュールにおけるエラー検出に掛からず、
入力モジュール側の処理結果比較段階で検出されること
になる。このようなバス上でのデータエラーは、二重化
したモジュールの両方でエラーを発生させてしまう致命
傷である。

【００１４】すなわち、２本あるバスの両方でデータエ
ラーが発生した場合には、各システムモジュールが２台
あろうと、各モジュール内部が完全に二重化してあろう
とも、何れのモジュールに入力されるデータにも誤りが
生じ、その処理結果が異常になってこのコンピュータシ
ステムはエラーになる。

【００１５】また、２本あるバスのうち一方のバスのみ
でデータエラーが発生した場合には、入力モジュールに
おいて、その内部で二重化している回路のうち一方の回
路が誤ったデータを用いて処理を行なうため、該二重化
内部回路の処理結果に相違が生じる。したがって、両方
の入力モジュールともその出力段での比較結果は異常に
なり、このコンピュータシステムはエラーになる。

【００１６】近年、電子計算機における処理性能の向上
は著しく、システム動作の基本クロックはより高周波に
なり、使用する素子も信号の立上り／立下がりが急峻な
ものになっている。

【００１７】しかも、コンピュータシステムの大規模化
は、バスに接続されるモジュール数の増加をもたらすば
かりでなく、バスそのものの延長をもたらし、バス上に
おいて信号の信頼性を損ない易い傾向にある。

【００１８】すなわち、バス上において、クロストーク
や信号の反射等による断続的なエラーを発生し易く、し
かも、ＣＰＵが高速化するのに伴い、多数のモジュール
をバスを介して接続するのは困難になっている。

【００１９】

【発明が解決しようとする課題】このため、従来のフォ
ールトトレラント・コンピュータシステムは、システム
規模の小さいマイクロコンピュータを対象として構成す
るのに適するが、システムの大規模化や高速処理の要求
によりミニコンピュータクラス以上の計算機を構築する
場合には、プロトコルの異なる複数のバスをシステムコ
ントロールユニット（ＳＣＵ）を介して接続する必要が
あるため、そのままの二重化バス構成では適用すること
ができない。

【００２０】本発明は上記課題に鑑みなされたもので、
複数のモジュール間が異なるプロトコルで接続されてい
るＣＰＵを用いたフォールトトレラント・コンピュータ
システムを構築する際に、モジュールエラーやバスエラ
ーの発生によりシステム停止を招くことなく、大規模且
つ高速化を達成し高信頼性を確保することが可能になる
電子計算機の二重化方式を提供することを目的とする。

【００２１】

【課題を解決するための手段】すなわち、本発明に係わ
る電子計算機の二重化方式は、そのそれぞれに少なくと
も２個の演算制御モジュールが備えられた２つの演算制
御プロセッサと、この２つの演算制御プロセッサそれぞ
れの一方の演算制御モジュール同士と他方の演算制御モ
ジュール同士とにそれぞれ２本の信号線を介して接続さ
れた一方及び他方のシステムコントロールユニットと、
この２つのシステムコントロールユニットのそれぞれに
おいて上記２本の信号線に個々に接続された第１及び第
２のプロトコル変換制御部と、上記２つのシステムコン
トロールユニットそれぞれにおける第１及び第２のプロ
トコル変換制御部にそれぞれ２本の信号線を介して接続
された一方及び他方の主メモリと、上記２つの演算制御
プロセッサのそれぞれにおける２つの演算制御モジュー
ル相互間及び上記２つのシステムコントロールユニット
のそれぞれにおける上記第１，第２のプロトコル変換制
御部相互間及び上記２つの主メモリのそれぞれにおける
２本の信号線の入出力部相互間に設けられその相互に入
出力されるデータ信号の一致／不一致を判定する比較部
と、上記２つの演算制御プロセッサと上記２つのシステ
ムコントロールユニットとを接続する一方側及び他方側
それぞれの２本の信号線に介在され一方の演算制御プロ
セッサにおける２個の演算制御モジュール相互間に設け
た上記比較部にてデータ信号の不一致判定がなされた場
合に該一方の演算制御プロセッサとの接続を断ち他方の
演算制御プロセッサを上記２本の信号線に共通に接続す
る切替回路と、上記２つの演算制御プロセッサのそれぞ
れにおける２個の演算制御モジュールの各入出力部及び
その相互間に介在され一方側又は他方側のシステム状態
に応じてその信号通過状態及び遮断状態が選択的に設定
されるゲート回路とを備えて構成したものである。

【００２２】

【作用】つまり、上記各比較部におけるデータ信号の不
一致判定をそのモジュールエラーとして検出し、上記切
替回路あるいはゲート回路を制御して該エラーモジュー
ルの存在する一方のシステムとの接続を遮断すると共
に、その接続遮断部に他方のシステムを共通に接続させ
ることにより、システム全体の停止が防止されるように
なる。

【００２３】

【実施例】以下図面により本発明の一実施例について説
明する。

【００２４】図１は本発明の電子計算機の二重化方式に
基づくフォールトトレラント・コンピュータシステムの
構成を示すもので、同図において、１１，１２は二重化
された主メモリ（メモリL ，メモリR ）、２１，２２は
二重化されたシステムコントロールユニット（ＳＣＵL
，ＳＣＵR ）、３１，３２、３３，３４、３５，３
６、３７，３８はそれぞれ二重化された４組の演算制御
プロセッサ（ＡＣＰ）、４１，４２は二重化されたバス
コントロールユニット（ＢＣＵL ，ＢＣＵR ）、５１，
５２，…はそれぞれ分散制御プロセッサ（ＤＣＰ）であ
る。

【００２５】図２は上記演算制御プロセッサ（ＡＣＰ）
３１〜３８の内部構成を示すもので、演算制御プロセッ
サ３１〜３８には、それぞれさらに二重化されたａｃｐ
モジュール３１１，３１２が備えられ、一方のａｃｐモ
ジュール３１１はゲート回路３１３を介して一方のポー
トに、他方のａｃｐモジュール３１２はゲート回路３１
４を介して他方のポートに接続される。そして、上記二
重化ａｃｐモジュール３１１，３１２の相互間には、比
較回路３１５及びゲート回路３１６が並列に接続され
る。

【００２６】比較回路３１５は、２つのａｃｐモジュー
ル３１１，３１２のそれぞれに入出力されるデータを比
較し、各データ一致の場合にのみそのデータ入出力を許
可するもので、各ポートそれぞれのゲート回路３１３，
３１４は、正常時において両方向通過状態にセットさ
れ、また、ゲート回路３１６は正常時において遮断状態
にセットされる。

【００２７】ここで、二重化された１組の演算制御プロ
セッサ（ＡＣＰ）３１，３２のうち、第１の演算制御プ
ロセッサ３１の２つの入出力ポートは、それぞれ対応す
るシステムコントロールユニット（ＳＣＵL ）２１，
（ＳＣＵR）２２の各切替回路２１４，２２４から信号
ライン２１ｅ，２２ｅを介して第１の制御中枢２１２，
２２２に接続される。

【００２８】また、第２の演算制御プロセッサ３２の２
つの入出力ポートは、それぞれ対応するシステムコント
ロールユニット（ＳＣＵL ）２１，（ＳＣＵR ）２２の
各切替回路２１４，２２４から信号ライン２１ｊ，２２
ｊを介して第２の制御中枢２１３，２２３に接続され
る。

【００２９】そして、２組目〜４組目それぞれの演算制
御プロセッサ３３，３４、３５，３６、３７，３８にお
いても、上記１組目の演算制御プロセッサ３１，３２の
場合と同様にして、それぞれ対応するシステムコントロ
ールユニット（ＳＣＵL ）２１，（ＳＣＵR ）２２の切
替回路２１５，２２５、２１６，２２６、２１７，２２
７を介して、第１の演算制御プロセッサ３３、３５、３
７は信号ライン２１ｆ，２２ｆ、２１ｇ，２２ｇ、２１
ｈ，２２ｈから第１の制御中枢２１２，２２２に接続さ
れ、第２の演算制御プロセッサ３４、３６、３８は信号
ライン２１ｋ，２２ｋ、２１ｍ，２２ｍ、２１ｎ，２２
ｎから第２の制御中枢２１３，２２３に接続される。

【００３０】ここで、切替回路２１４，２２４、２１
５，２２５、２１６，２２６、２１７，２２７は、それ
ぞれ対応する演算制御プロセッサ３１，３２、３３，３
４、３５，３６、３７，３８それぞれの正常／異常の状
態に応じて切替動作するもので、例えば１組目における
第１の演算制御プロセッサ（ＡＣＰ）３１に異常が生じ
た場合には、第２の演算制御プロセッサ（ＡＣＰ）３２
と第１及び第２の制御中枢２１２，２１３、２２２，２
２３とが共通に接続されるよう切替えられる。

【００３１】各システムコントロールユニット（ＳＣＵ
L ）２１，（ＳＣＵR ）２２における第１の制御中枢２
１２，２２２及び第２の制御中枢２１３，２２３は、演
算制御ユニット（ＡＣＰ）３１〜３８と上記二重化され
た主メモリ（メモリL ）１１，（メモリR ）１２あるい
はバスコントロールユニット（ＢＣＵL ）４１，（ＢＣ
ＵR ）４２との間のアクセス制御を行なうもので、上記
第１の制御中枢２１２，２２２と第２の制御中枢２１
３，２２３との間には、それぞれ比較回路２１１，２２
１が接続される。

【００３２】この比較回路２１１，２２１は、それぞれ
対応する第１の制御中枢２１２，２２２と第２の制御中
枢２１３，２２３とによるそれぞれの処理結果データを
比較しその一致／不一致を検証するもので、この比較回
路２１１，２２１により各制御中枢２１２，２２２対２
１３，２２３の処理データ一致がみられた場合に、その
処理結果データは、アクセス対象となる第１及び第２の
演算制御プロセッサ３１〜３８、または信号ライン２１
ａ，２２ａ、２１ｂ，２２ｂを介して主メモリ（メモリ
L ）１１，（メモリR ）１２に、あるいは信号ライン２
１ｃ，２２ｃ、２１ｄ，２２ｄを介してバスコントロー
ルユニット（ＢＣＵL ）４１，（ＢＣＵR ）４２に出力
される。主メモリ（メモリL ）１１，（メモリR ）１２
は、それぞれゲート・比較回路１１１，１２１及び制御
・記憶部１１２，１２２を備えている。

【００３３】ゲート・比較回路１１１，１２１は、信号
ライン２１ａ，２１ｂ、２２ａ，２２ｂを介して各シス
テムコントロールユニット（ＳＣＵL ）２１，（ＳＣＵ
R ）２２の第１及び第２の制御中枢２１２，２１３、２
２２，２２３との間で入出力されるデータの一致／不一
致を比較するもので、データ一致の場合にのみ、制御・
記憶部１１２，１２２に対するデータ入出力が許可され
る。

【００３４】制御・記憶部１１２，１２２は、それぞれ
ＲＡＭを有し、上記ゲート・比較回路１１１，１２１を
通してデータの書込み／読出し制御が行なわれると共
に、誤り訂正信号（ＥＣＣ）の生成／チェック等が行な
われる。図３はバスコントロールユニット（ＢＣＵL ）
４１の内部構成を示すもので、同図には第１外部バス４
１ａに係わる構成のみ示している。

【００３５】バスコントロールユニット（ＢＣＵL ）４
１，（ＢＣＵR）４２は、それぞれ２本の外部バス４１
ａ，４１ｂ、４２ａ，４２ｂに対応させた２つのシーケ
ンス制御部４１１，４１２、４２１，４２２を有し、上
記システムコントロールユニット（ＳＣＵL ）２１、
（ＳＣＵR ）２２からの二重化信号ライン２１ｃ，２１
ｄ、２２ｃ，２２ｄとの間でデータ入出力制御及びプロ
トコル変換制御を行なうもので、第１のシーケンス制御
部４１１，４２１からの一方の信号ライン４１ｃ，４２
ｃは第１外部バス４１ａ，４２ａ用のゲート回路４１
３，４２３に接続され、他方の信号ライン４１ｄ，４２
ｄは第２外部バス４１ｂ，４２ｂ用のゲート回路４１
４，４２４に接続される。また、第２のシーケンス制御
部４１２，４２２からの一方の信号ライン４１ｅ，４２
ｅは第１外部バス４１ａ，４２ａ用のゲート回路４１
３，４２３に接続され、他方の信号ライン４１ｆ，４２
ｆは第２外部バス４１ｂ，４２ｂ用のゲート回路４１
４，４２４に接続される。

【００３６】ここで、第１のシーケンス制御部４１１，
４２１からの一方の信号ライン４１ｃ，４２ｃと第２の
シーケンス制御部４１２，４２２からの一方の信号ライ
ン４１ｅ，４２ｅとの間には第１比較回路４１５，４２
５が設けられ、また、第１のシーケンス制御部４１１，
４２１からの他方の信号ライン４１ｄ，４２ｄと第２の
シーケンス制御部４１２，４２２からの他方の信号ライ
ン４１ｆ，４２ｆとの間には第２比較回路４１６，４２
６が設けられる。

【００３７】第１比較回路４１５，４２５は、第１ゲー
ト回路４１３，４２３に接続された各一方の信号ライン
４１ｃ，４２ｃと４１ｅ，４２ｅとのデータの一致／不
一致を比較するもので、その比較判定信号は信号ライン
４１ｈ，４２ｈを介して各シーケンス制御部４１１，４
１２、４２１，４２２に、あるいは信号ライン４１g1，
４２g1を介して第１ゲート回路４１３，４２３に出力さ
れる。

【００３８】この場合、信号ライン４１ｈ，４２ｈを介
して一致判定信号が出力された際に、各シーケンス制御
部４１１，４１２、４２１，４２２からそれぞれ対応す
る第１ゲート回路４１３，４２３へのデータ出力が可能
となり、また、信号ライン４１g1，４２g1を介して一致
判定信号が出力された場合には、第１ゲート回路４１
３，４２３から各シーケンス制御部４１１，４１２、４
２１，４２２へのデータ出力が可能となる。

【００３９】第２比較回路４１６，４２６は、第２ゲー
ト回路４１４，４２４に接続された各他方の信号ライン
４１ｄ，４２ｄと４１ｆ，４２ｆとのデータの一致／不
一致を比較するもので、その比較判定信号は信号ライン
４１ｈ，４２ｈを介して各シーケンス制御部４１１，４
１２、４２１，４２２に、あるいは信号ライン４１g2，
４２g2を介して第２ゲート回路４１４，４２４に出力さ
れる。

【００４０】この場合、信号ライン４１ｈ，４２ｈを介
して一致判定信号が出力された場合に、各シーケンス制
御部４１１，４１２、４２１，４２２からそれぞれ対応
する第２ゲート回路４１４，４２４へのデータ出力が可
能となり、また、信号ライン４１g2，４２g2を介して一
致判定信号が出力された場合には、第２ゲート回路４１
４，４２４から各シーケンス制御部４１１，４１２、４
２１，４２２へのデータ出力が可能となる。

【００４１】分散制御プロセッサ（ＤＣＰ）５１，５２
は、それぞれ２つの入出力ポート５１L ，５１R 、５２
L ，５２R を有し、２つのバスコントロールユニット
（ＢＣＵL ）４１，（ＢＣＵR ）４２からの各第１外部
バス４１ａ，４２ａと図示しない周辺装置（ディスク
等）との接続を行なうもので、この分散制御プロセッサ
５１，５２において、各入出力ポート５１L ，５１R 、
５２L ，５２R は、それぞれ対応するゲート・比較回路
５１１，５２１に接続される。

【００４２】ゲート・比較回路５１１，５２１は、入出
力ポート５１L ，５１R 、５２L ，５２R を介して各第
１外部バス４１ａ，４２ａとの間で入出力されるデータ
の一致／不一致を比較するもので、データ一致の場合に
のみ、制御部５１２，５２２に対するデータ入出力が許
可される。

【００４３】制御部５１２，５２２は、図示しない各種
周辺装置との通信制御を行なうもので、すなわち、上記
二重化された１組の演算制御プロセッサ３１，３２に４
つ備えられたａｃｐモジュール３１１×２，３１２×２
から同時出力される同一のデータが、それぞれ２データ
ずつ並行してシステムコントロールユニット（ＳＣＵL
）２１及び（ＳＣＵR ）２２を通しバスコントロール
ユニット（ＢＣＵL ）４１及び（ＢＣＵR ）４２に与え
られ、その第１ゲート回路４１３及び４２３においてそ
れぞれ１データに変換された後、各第１外部バス４１
ａ，４２ａを介して分散制御プロセッサ（ＤＣＰ）５
１，５２に与えられ、周辺装置との通信制御が実行され
る。

【００４４】ここで、上記それぞれ二重化された演算制
御プロセッサ（ＡＣＰ）３１，３２、３３，３４、３
５，３６、３７，３８、システムコントロールユニット
（ＳＣＵL ）２１，（ＳＣＵR ）２２、主メモリ（メモ
リL）１１，（メモリR ）１２、バスコントロールユニ
ット（ＢＣＵL ）４１，（ＢＣＵR ）４２、そして、分
散制御プロセッサ（ＤＣＰ）５１，５２は、何れもその
相互間でハード的なクロック同期がとられ、同一のＯＳ
（オペレーションシステム）により動作することにな
る。

【００４５】また、演算制御プロセッサ３１〜３８は、
それぞれ同一動作する２つのａｃｐモジュール３１１，
３１２とその出力データを比較する比較回路３１５とを
備え、該ａｃｐモジュール３１１，３１２に生じたエラ
ーを瞬時的に検出するもので、この４組からなる二重化
演算制御プロセッサ３１，３２、３３，３４、３５，３
６、３７，３８の何れか一方にエラー検出があった場合
には、他方の演算制御プロセッサのみにより制御動作は
継続され、相互に補完しあうことになる。

【００４６】また、上記構成のフォールトトレラント・
コンピュータシステムでは、４組の演算制御プロセッサ
３１，３２、３３，３４、３５，３６、３７，３８を備
えるので、機能的には４台のマルチプロセッサ構成が得
られる。

【００４７】システムコントロールユニット（ＳＣＵL
）２１，（ＳＣＵR ）２２においてプロトコル変換処
理を行なう二重化制御中枢２１２，２１３、２２２，２
２３の各相互間に比較回路２１１，２２１を設け、ま
た、バスコントロールユニット（ＢＣＵL ）４１，（Ｂ
ＣＵR ）４２においてプロトコル変換処理を行なうシー
ケンス制御部４１１，４１２、４２１，４２２の各相互
間に比較回路４１５，４２５及び４１６，４２６を設け
ることで、プロトコル変換における誤りは、精度よく且
つ瞬時的に検出される。そして、分散制御プロセッサ
（ＤＣＰ）５１，５２は、ＯＳのサポートにより入出力
管理され、２台１組として二重化される。次に、上記構
成によるフォールトトレラント・コンピュータシステム
の動作について説明する。

【００４８】ここで、４組の演算制御プロセッサ（ＡＣ
Ｐ）のうち１組目の演算制御プロセッサ３１，３２を中
心として処理が実行される場合について説明する。ま
た、各二重化構成モジュールにおいて、一方及び他方の
モジュールが同一動作する場合には、主メモリ（メモリ
L ）１１、システムコントロールユニット（ＳＣＵL ）
２１、バスコントロールユニット（ＢＣＵL ）４１側の
動作を主として説明する。

【００４９】図４は演算制御プロセッサ（ＡＣＰ）３１
内部の動作状態を示すもので、同図（Ａ）はシステム正
常時の動作状態を示し、同図（Ｂ）はシステムコントロ
ールユニット（ＳＣＵL ）２１異常時の動作状態を示
し、同図（Ｃ）は主メモリ（メモリL ）１１故障回復時
のメモリコピーに伴う動作状態を示している。まず、上
記フォールトトレラント・コンピュータシステムの正常
動作時について説明する。

【００５０】この場合、図４（Ａ）で示すように、演算
制御プロセッサ（ＡＣＰ）３１，３２における中継ゲー
ト回路３１６は遮断状態にセットされ、また、入出力ポ
ートそれぞれのゲート回路３１３，３１４は何れも双方
向通過状態にセットされる。

【００５１】すなわち、システムコントロールユニット
（ＳＣＵL ）２１，（ＳＣＵR ）２２から演算制御プロ
セッサ３１の各ポートゲート回路３１３，３１４を介し
て信号が入力されると、比較回路３１５によりその一致
／不一致が比較判定されるもので、この比較回路３１５
において各システムコントロールユニット（ＳＣＵL)2
1,(SCUR ）２２からの信号の一致判定がなされた場合に
は、それぞれ対応するａｃｐモジュール３１１，３１２
において並列に処理が実行される。

【００５２】一方、上記比較回路３１５において、各シ
ステムコントロールユニット（ＳＣＵL ）２１，（ＳＣ
ＵR ）２２からの信号の不一致判定がなされた場合に
は、「ＡＣＰ３１故障」として該比較回路３１５からシ
ステムコントロールユニット（ＳＣＵL ）２１，（ＳＣ
ＵR ）２２に対し故障の通知が行なわれる。

【００５３】すると、各システムコントロールユニット
（ＳＣＵL ）２１，（ＳＣＵR ）２２の切替回路２１
４，２２４において第１の演算制御プロセッサ３１との
接続が遮断され、第２の演算制御プロセッサ３２が信号
ライン２１ｅ，２２ｅ、２１ｊ，２２ｊを介し第１及び
第２の制御中枢２１２，２２２、２１３，２２３の両者
に接続されるようになる。この場合、異常のある第１の
演算制御プロセッサ３１のみ分離して継続処理を行なう
ことができる。

【００５４】次に、演算制御プロセッサ（ＡＣＰ）３
１，３２から主メモリ（メモリL ）１１，（メモリR ）
１２にデータ書込みを行なう場合に、ａｃｐモジュール
３１１，３１２から出力されるデータは比較回路３１５
により一致確認がなされるもので、この比較回路３１５
において一致判定が得られると、例えばａｃｐモジュー
ル３１１からの出力データはポートゲート回路３１３を
介してシステムコントロールユニット（ＳＣＵL ）２１
の切替回路２１４に送られる。この切替回路２１４に送
られた第１の演算制御プロセッサ３１のａｃｐモジュー
ル３１１からのデータは信号ライン２１ｅを介して第１
の制御中枢２１２に送られる。この際、第２の演算制御
プロセッサ３２からのデータも切替回路２１４から信号
ライン２１ｊを介して第２の制御中枢２１３に送られ
る。

【００５５】一方、例えば上記第１の演算制御プロセッ
サ３１の比較回路３１５においてデータ不一致と判定さ
れた場合には、「ＡＣＰ３１故障」として上記同様に処
理され、各システムコントロールユニット（ＳＣＵL ）
２１，（ＳＣＵR ）２２の切替回路２１４，２２４にお
いてその接続が遮断されると共に、第２の演算制御プロ
セッサ３２のみ生かされるようになる。

【００５６】そして、第１及び第２の制御中枢２１２，
２１３は、それぞれＡＣＰ／主メモリ間のプロトコル変
換処理を実施するもので、この第１及び第２の制御中枢
２１２，２１３におけるプロトコル変換処理後のデータ
は、比較回路２１１においてその一致確認がなされ、各
対応する信号ライン２１ａ，２１ｂを介して主メモリ
（メモリL ）１１に出力される。

【００５７】ここで、上記比較回路２１１において、第
１及び第２の制御中枢２１２，２１３におけるプロトコ
ル変換処理後のデータ不一致と判定された場合には、信
号ライン２１ａ，２１ｂに対するデータ出力は禁止さ
れ、演算制御プロセッサ３１，３２を始め主メモリ（メ
モリL ）１１及びバスコントロールユニット（ＢＣＵ
L）４１に対し「ＳＣＵL エラー」が通知される。

【００５８】そして、主メモリ（メモリL ）１１のゲー
ト・比較回路１１１に対し、上記信号ライン２１ａ，２
１ｂを介してデータが与えられると、その一致確認がな
された後、１系統分のデータが制御・記憶部１１２に出
力される。これにより、制御・記憶部１１２では、与え
られたデータにＥＣＣ（エラーチェックコード）が付与
されてＲＡＭに書込まれる。

【００５９】一方、上記ゲート・比較回路１１１におい
て、信号ライン２１ａ，２１ｂを介して得られるデータ
が不一致と判定された場合には、そのデータの制御・記
憶部１１２に対する出力が禁止されると共に、該信号ラ
イン２１ａ，２１ｂを介してシステムコントロールユニ
ット（ＳＣＵL ）２１に「メモリエラー」が通知され
る。

【００６０】次に、主メモリ（メモリL ）１１，（メモ
リR ）１２から演算制御プロセッサ（ＡＣＰ）３１，３
２に対しデータを読出す場合に、制御・記憶部１１２に
おいてＲＡＭから読出されたデータがゲート・比較回路
１１１に送られると、その読出しデータは同一の２つの
データに分離されると共に、一致／不一致が判定され
る。

【００６１】このゲート・比較回路１１１において、一
致判定が得られた場合には、その読出しデータは信号ラ
イン２１ａ，２１ｂを介してシステムコントロールユニ
ット（ＳＣＵL ）２１に出力され、また、不一致判定が
得られた場合には、上記データ出力は禁止されると共
に、同信号ライン２１ａ，２１ｂを介して「メモリエラ
ー」が通知される。

【００６２】そして、上記主メモリ（メモリL ）１１か
ら信号ライン２１ａ，２１ｂを介してシステムコントロ
ールユニット（ＳＣＵL ）２１に送られたデータあるい
はエラー通知信号は、第１の制御中枢２１２及び第２の
制御中枢２１３においてそれぞれプロトコル変換処理が
なされ、比較回路２１１においてその一致／不一致が判
定される。

【００６３】この比較回路２１１において、プロトコル
変換処理後のデータ一致判定がなされた場合には、第１
及び第２の制御中枢２１２，２１３からのデータ信号
は、それぞれ信号ライン２１ｅ，２１ｊから切替回路２
１４を介して第１及び第２の演算制御プロセッサ３１，
３２に送られる。

【００６４】一方、比較回路２１１において、プロトコ
ル変換処理後のデータ不一致判定がなされた場合には、
第１及び第２の制御中枢２１２，２１３からのデータ信
号の出力は禁止され、代わって「ＳＣＵエラー」が上記
同様の信号経路を介して第１及び第２の演算制御プロセ
ッサ３１，３２に対して通知されるようになる。

【００６５】次に、システムコントロールユニット（Ｓ
ＣＵL ）２１，（ＳＣＵR ）２２からバスコントロール
ユニット（ＢＣＵL ）４１，（ＢＣＵR ）４２を経由し
て分散制御プロセッサ（ＤＣＰ）５１，５２との間でデ
ータ転送を行なう場合について説明する。

【００６６】まず、演算制御プロセッサ３１，３２から
のデータ信号、あるいは主メモリ（メモリL ）１１から
のデータ信号は、前記演算制御プロセッサ３１，３２と
主メモリ（メモリL ）１１との間のデータ転送動作時と
同様の信号経路を経由して第１及び第２の制御中枢２１
２，２１３に与えられるもので、この制御中枢２１２，
２１３に与えられたデータ信号は、バスコントロールユ
ニット（ＢＣＵL ）４１に対応させてプロトコル変換処
理され、比較回路２１１によりその一致／不一致が比較
判定される。

【００６７】この比較回路２１１において、データ信号
の一致判定がなされると、上記第１及び第２の制御中枢
２１２．２１３からのデータ信号は、信号ライン２１
ｃ，２１ｄを介してバスコントロールユニット（ＢＣＬ
L ）４１の各シーケンス制御部４１１，４１２に送られ
る。

【００６８】一方、比較回路２１１において、データ信
号の不一致判定がなされると、上記第１及び第２の制御
中枢２１２，２１３からのデータ信号の出力は禁止さ
れ、代わって「ＳＣＵエラー」が第１及び第２の演算制
御プロセッサ３１，３２に対して通知されるようにな
る。

【００６９】バスコントロールユニット（ＢＣＵL ）４
１は、２つのシーケンス制御部４１１，４１２を有し、
そのそれぞれが２本の外部バス４１ａ，４１ｂに対応さ
せた２系統の出力信号ライン４１ｃ，４１ｄ、４１ｅ，
４１ｆを備えるもので、信号ライン４１ｃ及び４１ｅを
第１外部バス４１ａに対応させ、信号ライン４１ｄ，４
１ｆを第２外部バス４１ｂに対応させる。この場合、上
記第１外部バス４１ａと第２外部バス４１ｂとは、周辺
装置アクセス時におけるアドレスに応じて区別される。

【００７０】すなわち、上記各シーケンス制御部４１
１，４１２において外部バス４１ａ，４１ｂに対応させ
るべくプロトコル変換処理がなされた状態で、そのデー
タ信号の転送先アドレスとして第１外部バス４１ａに接
続された周辺装置が選択されている場合には、該データ
信号は信号ライン４１ｃと４１ｅとに出力されゲート回
路４１３に送られる。

【００７１】このゲート回路４１３に送られた２つのデ
ータ信号は比較回路４１５により一致／不一致が判定さ
れるもので、この比較回路４１５においてデータ信号の
一致判定がなされた場合には、ゲート回路４１３に対し
信号ライン４１g1を介して一致判定信号が出力され、１
系統分のデータ信号が第１外部バス４１ａを介し分散制
御プロセッサ（ＤＣＰ）５１，５２に出力される。

【００７２】一方、上記比較回路４１５において、デー
タ信号の不一致判定がなされた場合には、ゲート回路４
１３から第１外部バス４１ａに対するデータ信号の出力
は禁止され、「ＢＣＵL エラー」がシステムコントロー
ルユニット（ＳＣＵL ）２１を通して演算制御プロセッ
サ（ＡＣＰ）３１，３２に通知される。

【００７３】この場合、分散制御プロセッサ５１，５２
では、他方のバスコントロールユニット（ＢＣＵR ）４
２から他方の第１外部バス４２ａを介して転送されるデ
ータ信号に応じて処理が継続されるようになる。

【００７４】次に、例えば第１外部バス４１ａ，４２ａ
からのデータ信号を演算制御プロセッサ（ＡＣＰ）３
１，３２あるいは主メモリ（メモリL ）１１，（メモリ
R ）１２に対して転送する場合に、該第１外部バス４１
ａからバスコントロールユニット（ＢＣＵL ）４１のゲ
ート回路４１３に対しデータ信号が与えられると、この
データ信号は同一２系統のデータ信号に分離され信号ラ
イン４１ｃ及び４１ｅに出力されると共に、比較回路４
１５によりそのデータ信号の一致／不一致が判定され
る。

【００７５】この比較回路４１５において上記ゲート回
路４１３から分離出力されたデータ信号の一致判定がな
された場合には、その一致判定信号が信号ライン４１ｈ
を介して各シーケンス制御部４１１，４１２に出力さ
れ、上記ゲート回路４１３からのデータ信号はシステム
コントロールユニット（ＳＣＵL ）２１に対応させるべ
くプロトコル変換処理され、信号ライン２１ｃ，２１ｄ
に出力される。

【００７６】一方、上記比較回路４１５において、デー
タ信号の不一致判定がなされた場合には、その不一致判
定信号が信号ライン４１ｈを介して各シーケンス制御部
４１１１，４１２に出力され、上記プロトコル変換処理
に伴うデータ信号の出力が禁止されると共に、「ＢＣＵ
L エラー」がシステムコントロールユニット（ＳＣＵL
）２１を通して演算制御プロセッサ（ＡＣＰ）３１，
３２に通知される。

【００７７】ここで、上記システムコントロールユニッ
ト（ＳＣＵL ）２１から演算制御プロセッサ３１，３２
に対するデータ信号あるいはエラー信号の転送手順は、
前記主メモリ（メモリL ）１１から演算制御プロセッサ
３１，３２に対するデータ転送手順と同様にして行なわ
れる。

【００７８】次に、前記演算制御プロセッサ３１，３２
から分散制御プロセッサ（ＤＣＰ）５１へのデータ転送
に伴い、各バスコントロールユニット（ＢＣＵL ）４
１，（ＢＣＵR ）４２から第１外部バス４１ａ，４２ａ
及び信号ライン５１L ，５１Rを介してゲート・比較回
路５１１にデータ信号が入力されると、その２系統の外
部バス４１ａ，４２ａを介して得られたデータ信号の一
致／不一致が比較判定され、一致判定がなされた場合に
は１系統分のデータ信号が制御部５１２に送られる。

【００７９】すると、制御部５１２では、上記ゲート・
比較回路５１１から与えられたデータ信号に応じて、そ
の先に接続されている図示しない周辺装置の制御処理が
実行されるようになる。

【００８０】なお、上記分散制御プロセッサ（ＤＣＰ）
５１では、そのゲート・比較回路５１１及び制御部５１
２を単一の構成として示したが、さらに、エラー検出精
度を向上させるのに、バスコントロールユニット（ＢＣ
ＵL ）４１，（ＢＣＵR ）４２同様二重化構成としても
よい。

【００８１】一方、上記ゲート・比較回路５１１におい
てデータ信号の不一致判定がなされた場合には、該デー
タ信号の制御部５１２に対する出力が禁止され、その先
に接続された図示しない周辺装置の制御処理は実行され
なくなると共に、「ＤＣＰエラー」が第１外部バス４１
ａ，４２ａからバスコントロールユニット（ＢＣＵL）
４１，（ＢＣＵR ）４２、システムコントロールユニッ
ト（ＳＣＵL ）４１，（ＳＣＵR ）４２を経由して演算
制御プロセッサ（ＡＣＰ）３１，３２に通知される。

【００８２】次に、分散制御プロセッサ５１を中継し、
図示しない周辺装置からのデータ信号を第１外部バス４
１ａ，４２ａに送出させるのに、該データ信号が制御部
５１２からゲート・比較回路５１１に送られると、２系
統ある信号ライン５１L ，５１R に対応させるのに２つ
の同一データ信号に分離され、その一致／不一致が比較
判定される。

【００８３】このゲート・比較回路５１１において、一
致判定がなされた場合には、上記２系統分離されたデー
タ信号は、それぞれ信号ライン５１L ，５１R を通して
各第１外部バス４１ａ，４２ａに送出されるようにな
る。

【００８４】一方、ゲート・比較回路５１１において、
不一致判定がなされた場合には、上記２系統分離された
データ信号の信号ライン５１L ，５１Rに対する出力が
禁止されると共に、代わって「ＤＣＰエラー」が第１外
部バス４１ａ，４２ａからバスコントロールユニット
（ＢＣＵL ）４１，（ＢＣＵR ）４２、システムコント
ロールユニット（ＳＣＵL ）２１，（ＳＣＵR ）２２を
経由して演算制御プロセッサ（ＡＣＰ）３１，３２に通
知されるようになる。次に、前記演算制御プロセッサ
（ＡＣＰ）３１が故障した場合について説明する。

【００８５】演算制御プロセッサ３１の第１及び第２の
ａｃｐモジュール３１１，３１２からのデータ信号の出
力に際し、比較回路３１５においてデータ不一致判定が
なされ、「ＡＣＰエラー」信号がシステムコントロール
ユニット（ＳＣＵL ）２１の切替回路２１４に与えられ
ると、この故障ＡＣＰ３１と信号ライン２１ｅとの接続
が遮断され、第１の制御中枢２１２との接続が断たれる
と共に、該故障ＡＣＰ３１と二重化の関係にある演算制
御プロセッサ３２が上記信号ライン２１ｅを介して第１
の制御中枢２１２にも接続される。

【００８６】この場合、演算制御プロセッサ３２からの
データ信号が２つの信号ライン２１ｅ，２１ｊに対し分
離出力されるもので、これにより第１及び第２の制御中
枢２１２，２１３におけるプロトコル変換処理は正常に
実施され、このシステムコントロールユニット（ＳＣＵ
L ）２１から主メモリ（メモリL）１１あるいはバスコ
ントロールユニット（ＢＣＵL ）４１に対する２つの信
号系統はそのまま確保されるようになる。

【００８７】したがって、上記システムコントロールユ
ニット（ＳＣＵL ）２１以降のデータ信号の転送手順に
は何等変化が生じないので、各比較部におけるプロトコ
ル変換処理のエラー検出精度が低下することはない。ま
た、上記故障ＡＣＰ３１は切替回路２１４，２２４にお
いて完全に遮断されているので、該ＡＣＰボードの交換
に際しノイズの影響が生じることはない。

【００８８】次に、主メモリ（メモリL ）１１、システ
ムコントロールユニット（ＳＣＵL）２１、バスコント
ロールユニット（ＢＣＵL ）４１の何れかが故障した場
合について説明する。

【００８９】例えば主メモリ（メモリL ）１１からの
「メモリL エラー」、またはバスコントロールユニット
（ＢＣＵL ）４１からの「ＢＣＵL エラー」、あるいは
システムコントロールユニット（ＳＣＵL ）２１そのも
のからの「ＳＣＵL エラー」に応じて、該システムコン
トロールユニット（ＳＣＵL ）２１から演算制御プロセ
ッサ（ＡＣＰ）３１，３２に対しエラー通知がなされる
と、図４（Ｂ）で示すように、一方のゲート回路３１３
が遮断状態にセットされＳＣＵL 側との入出力が断たれ
ると共に、中継ゲート回路３１６が他方のａｃｐモジュ
ール３１２から一方のａｃｐモジュール３１１方向への
片方向転送モードにセットされる。

【００９０】この場合、他方のシステムコントロールユ
ニット（ＳＣＵR ）２２からａｃｐモジュール３１２に
送られるデータ信号が一方のａｃｐモジュール３１１に
も同時分離入力されるもので、これにより、各ａｃｐモ
ジュール３１１，３１２では通常通り同一データ信号に
対する同一処理が実行されるようになる。そして、上記
各ａｃｐモジュール３１１，３１２からの処理結果デー
タは比較回路３１５により一致／不一致が判定され、一
致判定がなされた場合には、他方のａｃｐモジュール３
１２からのデータ信号のみゲート回路３１４を介しシス
テムコントロールユニット（ＳＣＵR ）２２に送出され
るようになる。

【００９１】したがって、各演算制御プロセッサ３１〜
３８では、他方のシステムコントロールユニット（ＳＣ
ＵR ）２２を経由したデータ信号の入出力により、継続
して処理が実行されるようになる。

【００９２】次に、上記一方の主メモリ（メモリL ）１
１、システムコントロールユニット（ＳＣＵL ）２１、
バスコントロールユニット（ＢＣＵL ）４１の何れかが
故障復帰した際に、メモリアクセスが中断されていた上
記一方の主メモリ（メモリL）１１に対し他方の主メモ
リ（メモリR ）１２の内容をコピーする場合について説
明する。

【００９３】すなわち、例えば上記一方の主メモリ（メ
モリL ）１１の故障交換に伴い、前記図４（Ｂ）で示し
たように、一方のシステムコントロールユニット（ＳＣ
ＵL）２１に対し遮断状態にセットされていたゲート回
路３１３は、図４（Ｃ）で示すように、この故障回復時
において、一方のａｃｐモジュール３１１から一方のシ
ステムコントロールユニット（ＳＣＵL ）２１への片方
向転送モードにセットされる。

【００９４】ここで、演算制御プロセッサ３１，３２の
各ａｃｐモジュール３１１，３１２により、主メモリ
（メモリL ）１１，（メモリR ）１２の全ての番地に対
する読出し／書込み制御が順次実施されるもので、この
場合、他方のシステムコントロールユニット（ＳＣＵR
）２２側のゲート回路３１４は両方向転送状態に、中
継ゲート回路３１６は他方のａｃｐモジュール３１２か
ら一方のａｃｐモジュール３１１への片方向転送状態
に、そして、一方のシステムコントロールユニット（Ｓ
ＣＵL ）２１側のゲート回路３１３は一方のａｃｐモジ
ュール３１１から該一方のシステムコントロールユニッ
ト（ＳＣＵL ）２１への片方向転送状態にセットされて
いるので、そのデータ読出し時には他方の主メモリ（メ
モリR ）１２からのデータ信号のみが両方のａｃｐモジ
ュール３１１，３１２に対して読出され、データ書込み
時には、上記読出しデータが両方の主メモリ（メモリL
）１１，（メモリR ）１２に対して同時に書込まれる
ようになる。これにより、システム復帰時には、上記演
算制御プロセッサ３１，３２を中継にして容易に二重化
メモリのコピーが行なえるようになる。

【００９５】したがって、上記構成のフォールトトレラ
ント・コンピュータシステムによれば、演算制御プロセ
ッサ（ＡＣＰ）、システムコントロールユニット（ＳＣ
Ｕ）、主メモリ（メモリ）、バスコントロールユニット
（ＢＣＵ）をそれぞれ二重化させ、さらに、上記二重化
演算制御プロセッサ（ＡＰＣ）３１，３２のそれぞれに
対して２つのａｃｐモジュール３１１，３１２を備えさ
せ、該二重化演算制御プロセッサ３１，３２から２本ず
つの信号ラインを二重化システムコントロールユニット
（ＳＣＵL ）２１，（ＳＣＵR ）２２から二重化主メモ
リ（メモリL ）１１，（メモリR ) １２、二重化バスコ
ントロールユニット（ＢＣＵL ）４１，（ＢＣＵR ）４
２のそれぞれに対して並列配設し、上記ａｃｐモジュー
ル３１１，３１２間及び個々のプロトコル変換部におけ
る２本の信号ラインから得られる処理結果を比較してそ
れぞれ個々のモジュールにおけるエラー発生を検出する
ので、エラー発生箇所を容易に特定することができる。

【００９６】しかも、上記演算制御プロセッサ３１，３
２のそれぞれの一方のａｃｐモジュール３１１と一方の
システムコントロールユニット（ＳＣＵL ）２１との間
の入出力ポート、他方のａｃｐモジュール３１２と他方
のシステムコントロールユニット（ＳＣＵR ）２２との
間の入出力ポート、及び上記ａｃｐモジュール３１１，
３１２の相互間には、データ信号の転送方向及び遮断を
選択的に設定するゲート回路３１３，３１４，３１６を
設けたので、エラー発生モジュール側のシステムコント
ロールユニット（ＳＣＵ）を切離し且つ残りのシステム
コントロールユニット（ＳＣＵ）からのデータ信号を２
つのａｃｐモジュール３１１，３１２に共通に供給して
処理を継続することができる。

【００９７】また、上記二重化したシステムコントロー
ルユニット（ＳＣＵL）２１，（ＳＣＵR ）２２それぞ
れの二重化演算制御プロセッサ（ＡＣＰ）３１，３２と
の２本の信号ラインによる並列接続部には、該信号ライ
ンの切替回路２１４，２２４を設けたので、一方の演算
制御プロセッサ（ＡＣＰ）３１が故障した場合に、該故
障ＡＣＰ３１との接続を断ち、他方の演算制御プロセッ
サ（ＡＣＰ）３２を２本の信号ラインに共通接続して処
理を継続することができる。このため、システム内の何
れのモジュールにエラーが生じても、システム全体を停
止させることはない。

【００９８】そして、このフォールトトレラント・コン
ピュータシステムでは、演算制御プロセッサ（ＡＣＰ）
に対しバスによる接続構成を用いないので、大規模な高
速処理システムを構築することができる。

【００９９】なお、上記実施例では、二重化バスコント
ロールユニット（ＢＣＵL ）４１，（ＢＣＵR ）４２か
らの二重化外部バス４１ａ，４２ａを分散制御プロセッ
サ５１，５２においてゲート・比較回路５１１を通して
接続し、ＤＣＰ入出力段でのエラー検出も実施したが、
例えば図５で示すように、分散制御プロセッサ５１，５
２，…が二重化データ信号の比較機能を有さない場合に
は、上記二重化バスコントロールユニット（ＢＣＵL ）
４１，（ＢＣＵR ）４２それぞれの第１外部バス４１
ａ，４２ａ同士、及び第２外部バス４１ｂ，４２ｂ同士
を共通バスとして構成してもよい。この場合、パリティ
信号によりエラー検出を行なうことになる。

【０１００】

【発明の効果】以上のように本発明によれば、そのそれ
ぞれに少なくとも２個の演算制御モジュールが備えられ
た２つの演算制御プロセッサと、この２つの演算制御プ
ロセッサそれぞれの一方の演算制御モジュール同士と他
方の演算制御モジュール同士とにそれぞれ２本の信号線
を介して接続された一方及び他方のシステムコントロー
ルユニットと、この２つのシステムコントロールユニッ
トのそれぞれにおいて上記２本の信号線に個々に接続さ
れた第１及び第２のプロトコル変換制御部と、上記２つ
のシステムコントロールユニットそれぞれにおける第１
及び第２のプロトコル変換制御部にそれぞれ２本の信号
線を介して接続された一方及び他方の主メモリと、上記
２つの演算制御プロセッサのそれぞれにおける２つの演
算制御モジュール相互間及び上記２つのシステムコント
ロールユニットのそれぞれにおける上記第１，第２のプ
ロトコル変換制御部相互間及び上記２つの主メモリのそ
れぞれにおける２本の信号線の入出力部相互間に設けら
れその相互に入出力されるデータ信号の一致／不一致を
判定する比較部と、上記２つの演算制御プロセッサと上
記２つのシステムコントロールユニットとを接続する一
方側及び他方側それぞれの２本の信号線に介在され一方
の演算制御プロセッサにおける２個の演算制御モジュー
ル相互間に設けた上記比較部にてデータ信号の不一致判
定がなされた場合に該一方の演算制御プロセッサとの接
続を断ち他方の演算制御プロセッサを上記２本の信号線
に共通に接続する切替回路と、上記２つの演算制御プロ
セッサのそれぞれにおける２個の演算制御モジュールの
各入出力部及びその相互間に介在され一方側又は他方側
のシステム状態に応じてその信号通過状態及び遮断状態
が選択的に設定されるゲート回路とを備えて構成したの
で、複数のモジュール間が異なるプロトコルで接続され
ているＣＰＵを用いたフォールトトレラント・コンピュ
ータシステムを構築する際に、モジュールエラーやバス
エラーの発生によりシステム停止を招くことなく、大規
模且つ高速化を達成し高信頼性を確保することが可能に
なる。

【図面の簡単な説明】

【図１】本発明の電子計算機の二重化方式の一実施例に
係わるフォールトトレラント・コンピュータシステムの
構成を示すブロック図。

【図２】上記フォールトトレラント・コンピュータシス
テムにおける演算制御プロセッサ（ＡＣＰ）の内部構成
を示すブロック図。

【図３】上記フォールトトレラント・コンピュータシス
テムにおけるバスコントロールユニット（ＢＣＵ）の内
部構成を示すブロック図。

【図４】上記フォールトトレラント・コンピュータシス
テムにおける演算制御プロセッサ（ＡＣＰ）内部の動作
状態を示す図。

【図５】本発明の他の実施例に係わるフォールトトレラ
ント・コンピュータシステムの構成を示すブロック図。

【図６】従来の二重化方式によるフォールトトレラント
・コンピュータシステムの構成を示すブロック図。

【符号の説明】

１１，１２…主メモリ（メモリ）、２１，２２…システ
ムコントロールユニット（ＳＣＵ）、３１〜３８…演算
制御プロセッサ（ＡＣＰ）、４１，４２…バスコントロ
ールユニット（ＢＣＵ）、５１，５２…分散制御プロセ
ッサ（ＤＣＰ）、１１１，１２１、５１１，５２１…ゲ
ート・比較回路、１１２，１２２…制御・記憶部、２１
１，２２１、３１５、４１５，４１６，４２５，４２６
…比較回路、２１２，２１３，２２２，２２３…制御中
枢、２１４〜２１７，２２４〜２２７…切替回路、２１
ａ〜２１ｎ，２２ａ〜２２ｎ、４１ｃ〜４１ｈ，４２ｃ
〜４２ｈ、５１L ，５１R ，５２L ，５２R …信号ライ
ン、３１１，３１２…ａｃｐモジュール、３１３，３１
４，３１６、４１３，４１４，４２３，４２４…ゲート
回路、４１１，４１２，４２１，４２２…シーケンス制
御部、４１ａ，４１ｂ，４２ａ，４２ｂ…外部バス、５
１２，５２２…制御部。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のモジュール間が異なるプロトコル
   で接続されているＣＰＵを用いたフォールトトレラント
   ・コンピュータシステムを構築する電子計算機の二重化
   方式において、 それぞれに少なくとも２個の演算制御モジュールが備え
   られた２つの演算制御プロセッサと、 この２つの演算制御プロセッサそれぞれの一方の演算制
   御モジュール同士と他方の演算制御モジュール同士とに
   それぞれ２本の信号線を介して接続された一方及び他方
   のシステムコントロールユニットと、 この２つのシステムコントロールユニットのそれぞれに
   おいて上記２本の信号線に個々に接続された第１及び第
   ２のプロトコル変換制御部と、 上記２つのシステムコントロールユニットそれぞれにお
   ける第１及び第２のプロトコル変換制御部にそれぞれ２
   本の信号線を介して接続された一方及び他方の主メモリ
   と、 上記２つの演算制御プロセッサのそれぞれにおける２つ
   の演算制御モジュール相互間及び上記２つのシステムコ
   ントロールユニットのそれぞれにおける上記第１，第２
   のプロトコル変換制御部相互間及び上記２つの主メモリ
   のそれぞれにおける２本の信号線の入出力部相互間に設
   けられその相互に入出力されるデータ信号の一致／不一
   致を判定する比較部と、 上記２つの演算制御プロセッサと上記２つのシステムコ
   ントロールユニットとを接続する一方側及び他方側それ
   ぞれの２本の信号線に介在され一方の演算制御プロセッ
   サにおける２個の演算制御モジュール相互間に設けた上
   記比較部にてデータ信号の不一致判定がなされた場合に
   該一方の演算制御プロセッサとの接続を断ち他方の演算
   制御プロセッサを上記２本の信号線に共通に接続する切
   替回路と、 上記２つの演算制御プロセッサのそれぞれにおける２個
   の演算制御モジュールの各入出力部及びその相互間に介
   在され一方側又は他方側のシステム状態に応じてその信
   号通過状態及び遮断状態が選択的に設定されるゲート回
   路と、を具備したことを特徴とする電子計算機の二重化
   方式。