JP2001306348A - 冗長系情報処理システム - Google Patents
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- G08C25/02—Arrangements for preventing or correcting errors; Monitoring arrangements by signalling back receiving station to transmitting station
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Abstract
(57)【要約】 （修正有）
【課題】 システム内に単一故障点となる部分を持たな
いようにして、充分な信頼性を持つ冗長系処理システム
を安価に構成することにある。 【解決手段】 センサ４からの信号に基づきアクチュエ
ータ５の制御を行う冗長系情報処理システムにおいて、
処理装置１Ａ〜１Ｃが各々、他の処理装置からの何れの
コマンド信号を有効とするかを論理決定例えば多数決に
より決定し、当該処理装置を含む二つ以上の処理装置の
コマンド信号を有効とする場合は、優先度に従ってコマ
ンド送信信号を出力しかつ、有効とする処理装置以外の
処理装置に制御情報阻止信号を出力し、当該処理装置以
外の処理装置のコマンド信号を有効とする場合は、コマ
ンド送信信号を出力せずかつ、他の処理装置に制御情報
阻止信号を出力しないプロセッサ部２と、他の処理装置
からの制御情報阻止信号の入力数により、コマンド信号
のアクチュエータへの出力を制御するインタフェース部
３とを具えるものである。
いようにして、充分な信頼性を持つ冗長系処理システム
を安価に構成することにある。 【解決手段】 センサ４からの信号に基づきアクチュエ
ータ５の制御を行う冗長系情報処理システムにおいて、
処理装置１Ａ〜１Ｃが各々、他の処理装置からの何れの
コマンド信号を有効とするかを論理決定例えば多数決に
より決定し、当該処理装置を含む二つ以上の処理装置の
コマンド信号を有効とする場合は、優先度に従ってコマ
ンド送信信号を出力しかつ、有効とする処理装置以外の
処理装置に制御情報阻止信号を出力し、当該処理装置以
外の処理装置のコマンド信号を有効とする場合は、コマ
ンド送信信号を出力せずかつ、他の処理装置に制御情報
阻止信号を出力しないプロセッサ部２と、他の処理装置
からの制御情報阻止信号の入力数により、コマンド信号
のアクチュエータへの出力を制御するインタフェース部
３とを具えるものである。
Description
【０００１】
【発明の属する技術分野】この発明は、信頼性確保のた
め、冗長系（多重系）を構成する三つ以上の処理装置を
具え、それらの処理装置により共通の信号出力手段から
の信号に基づいてそれぞれ所定の情報処理を行って制御
情報を生成し、それらの制御情報のうちから論理決定例
えば多数決によって決定した制御情報によって共通の制
御対象の制御を行う冗長系情報処理システムに関するも
のである。
め、冗長系（多重系）を構成する三つ以上の処理装置を
具え、それらの処理装置により共通の信号出力手段から
の信号に基づいてそれぞれ所定の情報処理を行って制御
情報を生成し、それらの制御情報のうちから論理決定例
えば多数決によって決定した制御情報によって共通の制
御対象の制御を行う冗長系情報処理システムに関するも
のである。
【０００２】
【従来の技術】上述の如き情報処理システムとしては従
来、例えば特開平９−１３４２０８号公報にて開示され
たものがあり、この情報処理システムは、共通の信号出
力手段としてのセンサからの信号に基づき独自のクロッ
クで独立して情報処理を行う処理装置としてのコントロ
ーラを三つ具えるとともに、共通の制御対象としてのア
クチュエータを有するアクチュエータ装置内に、多数決
論理回路とそれを制御する制御回路との組を具えてい
る。
来、例えば特開平９−１３４２０８号公報にて開示され
たものがあり、この情報処理システムは、共通の信号出
力手段としてのセンサからの信号に基づき独自のクロッ
クで独立して情報処理を行う処理装置としてのコントロ
ーラを三つ具えるとともに、共通の制御対象としてのア
クチュエータを有するアクチュエータ装置内に、多数決
論理回路とそれを制御する制御回路との組を具えてい
る。
【０００３】そしてこの情報処理システムでは、センサ
からの信号に基づき三つのコントローラで情報処理を行
ってそれぞれアクチュエータ制御信号を生成するととも
に、それらのコントローラでの情報処理結果を各コント
ローラ内に集めて比較し、各コントローラからその比較
結果情報をアクチュエータ装置内の制御回路の記憶素子
へ送って記憶させ、その制御回路で各コントローラから
の比較結果情報から多数決により正常なコントローラを
決定して、その正常なコントローラからのアクチュエー
タ制御信号を選択的にアクチュエータに送るように多数
決論理回路を作動させ、それによってアクチュエータを
作動させている。
からの信号に基づき三つのコントローラで情報処理を行
ってそれぞれアクチュエータ制御信号を生成するととも
に、それらのコントローラでの情報処理結果を各コント
ローラ内に集めて比較し、各コントローラからその比較
結果情報をアクチュエータ装置内の制御回路の記憶素子
へ送って記憶させ、その制御回路で各コントローラから
の比較結果情報から多数決により正常なコントローラを
決定して、その正常なコントローラからのアクチュエー
タ制御信号を選択的にアクチュエータに送るように多数
決論理回路を作動させ、それによってアクチュエータを
作動させている。
【０００４】
【発明が解決しようとする課題】しかしながらかかる従
来の情報処理システムでは、アクチュエータ装置内の、
多数決を行う制御回路および、その多数決の結果に基づ
きアクチュエータ制御信号を選択的に通過させる多数決
論理回路が各々、単一故障点すなわちそれが故障すると
アクチュエータが作動しなくなる部分となっており、そ
れゆえ、コントローラ側を多重化していても充分な信頼
性を確保するのは困難であるという問題があった。そし
てこの問題の解決のため、単一故障点となる多数決論理
回路および制御回路を市販品よりも高い信頼性を持つ特
別注文の部品で構成することとすると、システムが極め
て高価なものとなってしまうという問題があり、この点
は特に、多くのアクチュエータの作動を制御する必要が
ある場合に重大であった。
来の情報処理システムでは、アクチュエータ装置内の、
多数決を行う制御回路および、その多数決の結果に基づ
きアクチュエータ制御信号を選択的に通過させる多数決
論理回路が各々、単一故障点すなわちそれが故障すると
アクチュエータが作動しなくなる部分となっており、そ
れゆえ、コントローラ側を多重化していても充分な信頼
性を確保するのは困難であるという問題があった。そし
てこの問題の解決のため、単一故障点となる多数決論理
回路および制御回路を市販品よりも高い信頼性を持つ特
別注文の部品で構成することとすると、システムが極め
て高価なものとなってしまうという問題があり、この点
は特に、多くのアクチュエータの作動を制御する必要が
ある場合に重大であった。
【０００５】
【課題を解決するための手段およびその作用・効果】こ
の発明は、上記課題を有利に解決した情報処理システム
を提供することを目的とするものであり、この発明の冗
長系情報処理システムは、三つ以上の処理装置により共
通の信号出力手段からの信号に基づきそれぞれ所定の情
報処理を行って制御情報を生成し、それらの制御情報の
うちから論理決定によって決定した制御情報によって共
通の制御対象の制御を行う冗長系情報処理システムにお
いて、前記三つ以上の処理装置が各々、前記三つ以上の
処理装置による前記制御情報の生成過程における情報処
理結果を集めて、何れの処理装置が生成した制御情報を
有効とするかを論理決定により決定し、前記三つ以上の
処理装置のうちの当該処理装置を含む二つ以上の処理装
置が生成した制御情報を有効とする場合は、あらかじめ
定められた優先度に基づきそれら制御情報を有効とする
処理装置のうちで当該処理装置の優先度が最先の場合に
は制御情報送信信号を出力する一方最先でない場合には
制御情報送信信号を出力しないようにするとともに、制
御情報を有効とする処理装置以外の他の処理装置にそれ
ぞれ制御情報阻止信号を出力し、前記三つ以上の処理装
置のうちの当該処理装置を除く他の処理装置が生成した
制御情報を有効とする場合は、制御情報送信信号を出力
しないようにするとともに、他の処理装置に制御情報阻
止信号を出力しないようにする送信可否決定部を具える
ことを特徴としている。
の発明は、上記課題を有利に解決した情報処理システム
を提供することを目的とするものであり、この発明の冗
長系情報処理システムは、三つ以上の処理装置により共
通の信号出力手段からの信号に基づきそれぞれ所定の情
報処理を行って制御情報を生成し、それらの制御情報の
うちから論理決定によって決定した制御情報によって共
通の制御対象の制御を行う冗長系情報処理システムにお
いて、前記三つ以上の処理装置が各々、前記三つ以上の
処理装置による前記制御情報の生成過程における情報処
理結果を集めて、何れの処理装置が生成した制御情報を
有効とするかを論理決定により決定し、前記三つ以上の
処理装置のうちの当該処理装置を含む二つ以上の処理装
置が生成した制御情報を有効とする場合は、あらかじめ
定められた優先度に基づきそれら制御情報を有効とする
処理装置のうちで当該処理装置の優先度が最先の場合に
は制御情報送信信号を出力する一方最先でない場合には
制御情報送信信号を出力しないようにするとともに、制
御情報を有効とする処理装置以外の他の処理装置にそれ
ぞれ制御情報阻止信号を出力し、前記三つ以上の処理装
置のうちの当該処理装置を除く他の処理装置が生成した
制御情報を有効とする場合は、制御情報送信信号を出力
しないようにするとともに、他の処理装置に制御情報阻
止信号を出力しないようにする送信可否決定部を具える
ことを特徴としている。
【０００６】かかる情報処理システムにあっては、当該
システムを構成する三つ以上の処理装置の各々が、送信
可否決定部を具えており、ここで、各処理装置の送信可
否決定部は、当該システムを構成する三つ以上の処理装
置による、共通の信号出力手段からの信号に基づく制御
情報の生成過程における情報処理結果を集めて、何れの
処理装置が生成した制御情報を有効とするかを論理決定
により決定し、当該システムを構成する三つ以上の処理
装置のうちの当該処理装置を含む二つ以上の処理装置が
生成した制御情報を有効とする場合は、あらかじめ定め
られた優先度に基づきそれら制御情報を有効とする処理
装置のうちで当該処理装置の優先度が最先の場合には制
御情報送信信号を出力する一方最先でない場合には制御
情報送信信号を出力しないようにするとともに、制御情
報を有効とする処理装置以外の他の処理装置にそれぞれ
制御情報阻止信号を出力し、また当該システムを構成す
る三つ以上の処理装置のうちの当該処理装置を除く他の
処理装置が生成した制御情報を有効とする場合は、制御
情報送信信号を出力しないようにするとともに、他の処
理装置に制御情報阻止信号を出力しないようにする。こ
こで、前記情報処理結果としては、生成した制御情報
や、制御情報の生成途中での演算結果等を用いることが
できる。
システムを構成する三つ以上の処理装置の各々が、送信
可否決定部を具えており、ここで、各処理装置の送信可
否決定部は、当該システムを構成する三つ以上の処理装
置による、共通の信号出力手段からの信号に基づく制御
情報の生成過程における情報処理結果を集めて、何れの
処理装置が生成した制御情報を有効とするかを論理決定
により決定し、当該システムを構成する三つ以上の処理
装置のうちの当該処理装置を含む二つ以上の処理装置が
生成した制御情報を有効とする場合は、あらかじめ定め
られた優先度に基づきそれら制御情報を有効とする処理
装置のうちで当該処理装置の優先度が最先の場合には制
御情報送信信号を出力する一方最先でない場合には制御
情報送信信号を出力しないようにするとともに、制御情
報を有効とする処理装置以外の他の処理装置にそれぞれ
制御情報阻止信号を出力し、また当該システムを構成す
る三つ以上の処理装置のうちの当該処理装置を除く他の
処理装置が生成した制御情報を有効とする場合は、制御
情報送信信号を出力しないようにするとともに、他の処
理装置に制御情報阻止信号を出力しないようにする。こ
こで、前記情報処理結果としては、生成した制御情報
や、制御情報の生成途中での演算結果等を用いることが
できる。
【０００７】またこの発明の冗長系情報処理システム
は、前記三つ以上の処理装置が各々、前記三つ以上の処
理装置のうちの当該処理装置を除く他の処理装置からの
前記制御情報阻止信号を入力し、その制御情報阻止信号
の入力数が前記論理決定で有効とする所定数未満でかつ
当該処理装置の前記送信可否決定部が前記制御情報送信
信号を出力している場合は、当該処理装置が生成した制
御情報を前記制御対象に出力し、前記制御情報阻止信号
の入力数が前記所定数以上の場合は、当該処理装置の前
記送信可否決定部が前記制御情報送信信号を出力してい
ても当該処理装置が生成した制御情報を前記制御対象に
出力しない論理演算部を具えることを特徴としている。
は、前記三つ以上の処理装置が各々、前記三つ以上の処
理装置のうちの当該処理装置を除く他の処理装置からの
前記制御情報阻止信号を入力し、その制御情報阻止信号
の入力数が前記論理決定で有効とする所定数未満でかつ
当該処理装置の前記送信可否決定部が前記制御情報送信
信号を出力している場合は、当該処理装置が生成した制
御情報を前記制御対象に出力し、前記制御情報阻止信号
の入力数が前記所定数以上の場合は、当該処理装置の前
記送信可否決定部が前記制御情報送信信号を出力してい
ても当該処理装置が生成した制御情報を前記制御対象に
出力しない論理演算部を具えることを特徴としている。
【０００８】かかる情報処理システムにあっては、当該
システムを構成する三つ以上の処理装置の各々が、送信
可否決定部と論理演算部とを具えており、各処理装置の
論理演算部は、当該システムを構成する三つ以上の処理
装置のうちの当該処理装置を除く他の処理装置からの制
御情報阻止信号を入力し、その制御情報阻止信号の入力
数が前記多数決で有効とする所定数未満でかつ当該処理
装置の送信可否決定部が制御情報送信信号を出力してい
る場合は、当該処理装置が生成した制御情報をアクチュ
エータ等の制御対象に出力し、制御情報阻止信号の入力
数が前記所定数以上の場合は、当該処理装置の送信可否
決定部が制御情報送信信号を出力していても当該処理装
置が生成した制御情報をアクチュエータ等の制御対象へ
は出力しない。
システムを構成する三つ以上の処理装置の各々が、送信
可否決定部と論理演算部とを具えており、各処理装置の
論理演算部は、当該システムを構成する三つ以上の処理
装置のうちの当該処理装置を除く他の処理装置からの制
御情報阻止信号を入力し、その制御情報阻止信号の入力
数が前記多数決で有効とする所定数未満でかつ当該処理
装置の送信可否決定部が制御情報送信信号を出力してい
る場合は、当該処理装置が生成した制御情報をアクチュ
エータ等の制御対象に出力し、制御情報阻止信号の入力
数が前記所定数以上の場合は、当該処理装置の送信可否
決定部が制御情報送信信号を出力していても当該処理装
置が生成した制御情報をアクチュエータ等の制御対象へ
は出力しない。
【０００９】従ってこの発明の情報処理システムによれ
ば、当該システムを構成する三つ以上の処理装置の過半
数を超えない幾つかでの情報処理結果に異常があって
も、それらのうちの何れか二つ以上の処理装置が生成し
た制御情報を論理決定で有効とすることから、正常に生
成された制御情報を選択することができる可能性が高い
ので、信頼性の高い制御情報を得ることができる。
ば、当該システムを構成する三つ以上の処理装置の過半
数を超えない幾つかでの情報処理結果に異常があって
も、それらのうちの何れか二つ以上の処理装置が生成し
た制御情報を論理決定で有効とすることから、正常に生
成された制御情報を選択することができる可能性が高い
ので、信頼性の高い制御情報を得ることができる。
【００１０】また、この発明の情報処理システムにあっ
ては、制御情報を有効とする二つ以上の処理装置のうち
で優先度が最先の処理装置が制御情報送信信号を出力す
る一方で、制御情報を有効とする二つ以上の処理装置の
うちで優先度が最先でない処理装置は制御情報送信信号
を出力しないようにする。さらに、それら制御情報を有
効とする二つ以上の処理装置は他の処理装置に対してそ
れぞれ制御情報阻止信号を出力することから、たとえ制
御情報を有効とする処理装置以外の他の処理装置の送信
可否決定部が誤作動して制御情報を出力しても、その処
理装置の論理回路部が、論理決定で有効とする所定数以
上の他の処理装置から制御情報阻止信号を入力して制御
情報を出力しないようにする。また、たとえ制御情報を
有効とする処理装置以外の他の幾つかの処理装置の送信
可否決定部が誤作動して制御阻止信号を出力しても、そ
の制御阻止信号の入力数が論理決定で有効とする所定数
未満の場合には、上記優先度が最先の処理装置の論理演
算部は、その処理装置の送信可否決定部が制御情報送信
信号を出力していることから、制御情報を制御対象へ出
力する。
ては、制御情報を有効とする二つ以上の処理装置のうち
で優先度が最先の処理装置が制御情報送信信号を出力す
る一方で、制御情報を有効とする二つ以上の処理装置の
うちで優先度が最先でない処理装置は制御情報送信信号
を出力しないようにする。さらに、それら制御情報を有
効とする二つ以上の処理装置は他の処理装置に対してそ
れぞれ制御情報阻止信号を出力することから、たとえ制
御情報を有効とする処理装置以外の他の処理装置の送信
可否決定部が誤作動して制御情報を出力しても、その処
理装置の論理回路部が、論理決定で有効とする所定数以
上の他の処理装置から制御情報阻止信号を入力して制御
情報を出力しないようにする。また、たとえ制御情報を
有効とする処理装置以外の他の幾つかの処理装置の送信
可否決定部が誤作動して制御阻止信号を出力しても、そ
の制御阻止信号の入力数が論理決定で有効とする所定数
未満の場合には、上記優先度が最先の処理装置の論理演
算部は、その処理装置の送信可否決定部が制御情報送信
信号を出力していることから、制御情報を制御対象へ出
力する。
【００１１】従ってこの発明の情報処理システムによれ
ば、制御情報を有効とする二つ以上の処理装置すなわち
正常に作動している可能性が高い処理装置のうちで優先
度が最先の単一の処理装置のみから制御情報を制御対象
へ出力することができる。
ば、制御情報を有効とする二つ以上の処理装置すなわち
正常に作動している可能性が高い処理装置のうちで優先
度が最先の単一の処理装置のみから制御情報を制御対象
へ出力することができる。
【００１２】そしてこの発明の情報処理システムによれ
ば、共通の信号出力手段からの信号に基づき制御情報を
生成する情報処理も、制御情報を有効とする論理決定の
処理も、論理決定で有効とした複数の処理装置からの制
御情報の選択処理も、何れも複数の処理装置で行うこと
から、システム内に多数決論理回路やその制御回路のよ
うな単一故障点となる部分を持たなくて済むので、充分
な信頼性を持つ冗長系処理システムを安価に構成するこ
とができる。
ば、共通の信号出力手段からの信号に基づき制御情報を
生成する情報処理も、制御情報を有効とする論理決定の
処理も、論理決定で有効とした複数の処理装置からの制
御情報の選択処理も、何れも複数の処理装置で行うこと
から、システム内に多数決論理回路やその制御回路のよ
うな単一故障点となる部分を持たなくて済むので、充分
な信頼性を持つ冗長系処理システムを安価に構成するこ
とができる。
【００１３】さらにこの発明の情報処理システムによれ
ば、処理装置の数が三つ以上であればその数の如何にか
かわりなく上記各処理を行うことができることから、高
い拡張性を有するので、信頼度の要求に応じて処理装置
の数を増減させることで、容易にその要求に対応するこ
とができる。
ば、処理装置の数が三つ以上であればその数の如何にか
かわりなく上記各処理を行うことができることから、高
い拡張性を有するので、信頼度の要求に応じて処理装置
の数を増減させることで、容易にその要求に対応するこ
とができる。
【００１４】なお、この発明の情報処理システムにおい
ては、前記論理演算部は論理演算素子からなり、フィー
ドバックループを持たない組み合わせ回路で構成されて
いても良く、かかる構成によれば、論理演算部が記憶素
子を持たないことから、宇宙空間でロケットや人工衛星
の姿勢制御に使用した場合等に宇宙放射線等の影響で記
憶素子が反転するシングルイベントアップセット（ＳＥ
Ｕ）の可能性を論理演算部についてはなくすことができ
るので、送信可否決定部が多数決で決定した結果がＳＥ
Ｕに起因する論理演算部の誤作動で無意味になるという
事態を有効に防止することができる。
ては、前記論理演算部は論理演算素子からなり、フィー
ドバックループを持たない組み合わせ回路で構成されて
いても良く、かかる構成によれば、論理演算部が記憶素
子を持たないことから、宇宙空間でロケットや人工衛星
の姿勢制御に使用した場合等に宇宙放射線等の影響で記
憶素子が反転するシングルイベントアップセット（ＳＥ
Ｕ）の可能性を論理演算部についてはなくすことができ
るので、送信可否決定部が多数決で決定した結果がＳＥ
Ｕに起因する論理演算部の誤作動で無意味になるという
事態を有効に防止することができる。
【００１５】また、この発明の情報処理システムにおい
ては、前記処理装置が、前記制御情報の生成過程で過去
の制御情報を用いるものである場合に、制御情報を有効
とする処理装置以外の他の前記処理装置が、その生成し
た制御情報を、制御情報を有効とする処理装置の制御情
報に書き換えて、その書き換えた制御情報を次回の制御
情報の生成過程に用いるようにしても良く、かかる構成
によれば、送信可否決定部がＳＥＵに起因して一過性の
誤動作をした場合に、その誤動作した回の誤った処理結
果を放棄して他の処理装置で正常に生成された制御情報
を以後の処理に用いることができるので、システムの信
頼性を高く維持することができる。
ては、前記処理装置が、前記制御情報の生成過程で過去
の制御情報を用いるものである場合に、制御情報を有効
とする処理装置以外の他の前記処理装置が、その生成し
た制御情報を、制御情報を有効とする処理装置の制御情
報に書き換えて、その書き換えた制御情報を次回の制御
情報の生成過程に用いるようにしても良く、かかる構成
によれば、送信可否決定部がＳＥＵに起因して一過性の
誤動作をした場合に、その誤動作した回の誤った処理結
果を放棄して他の処理装置で正常に生成された制御情報
を以後の処理に用いることができるので、システムの信
頼性を高く維持することができる。
【００１６】さらに、この発明の情報処理システムにお
いては、前記三つ以上の処理装置の前記送信可否決定部
が行う論理決定の処理手順が共通であっても良く、かか
る構成によれば、その論理決定を行うプログラムの開発
時やシステムへのインストール時の作業者の作業の誤り
低減させることができるので、システムの信頼性を向上
させることができる。
いては、前記三つ以上の処理装置の前記送信可否決定部
が行う論理決定の処理手順が共通であっても良く、かか
る構成によれば、その論理決定を行うプログラムの開発
時やシステムへのインストール時の作業者の作業の誤り
低減させることができるので、システムの信頼性を向上
させることができる。
【００１７】
【発明の実施の形態】以下に、この発明の実施の形態を
実施例によって、図面に基づき詳細に説明する。ここ
に、図１は、この発明の冗長系情報処理システムの一実
施例を示す構成図であり、図中符号１Ａ〜１Ｃは互いに
同一の構成を具える処理装置、２は送信可否決定部とし
てのプロセッサ部、３は論理演算部としてのインタフェ
ース部、４は上記処理装置１Ａ〜１Ｃに共通の信号出力
手段としてのセンサ、５は上記処理装置１Ａ〜１Ｃに共
通の制御対象としてのアクチュエータ、６は上記処理装
置１Ａ〜１Ｃを相互に繋ぐネットワークをそれぞれ示
し、この実施例の冗長系情報処理システムは、例えばロ
ケットの姿勢制御系等に用いることができる。
実施例によって、図面に基づき詳細に説明する。ここ
に、図１は、この発明の冗長系情報処理システムの一実
施例を示す構成図であり、図中符号１Ａ〜１Ｃは互いに
同一の構成を具える処理装置、２は送信可否決定部とし
てのプロセッサ部、３は論理演算部としてのインタフェ
ース部、４は上記処理装置１Ａ〜１Ｃに共通の信号出力
手段としてのセンサ、５は上記処理装置１Ａ〜１Ｃに共
通の制御対象としてのアクチュエータ、６は上記処理装
置１Ａ〜１Ｃを相互に繋ぐネットワークをそれぞれ示
し、この実施例の冗長系情報処理システムは、例えばロ
ケットの姿勢制御系等に用いることができる。
【００１８】ここにおける処理装置１Ａ〜１Ｃは具体的
には各々、プロセッサ部２とインタフェース部３とを具
えており、ここで、プロセッサ部２は、演算処理を行う
通常の中央処理ユニット（ＣＰＵ）２ａと、プログラム
や演算結果等の情報を記憶してＣＰＵに所定のプログラ
ムに基づく演算処理を実行させるメモリ（ＭＥＭ）２ｂ
と、それらＣＰＵ２ａおよびメモリ２ｂにクロック信号
を供給するクロック回路（ＣＬＫ）２ｃと、ＣＰＵ２ａ
やメモリ２ｂとネットワーク６との間の情報のやりとり
を制御するネットワークコントローラ（ＮＣ）２ｄとを
有している。なお、この実施例のシステムにおける三つ
の処理装置１Ａ〜１Ｃのプロセッサ部２のクロック回路
２ｃは、互いに独立して作動するものである。
には各々、プロセッサ部２とインタフェース部３とを具
えており、ここで、プロセッサ部２は、演算処理を行う
通常の中央処理ユニット（ＣＰＵ）２ａと、プログラム
や演算結果等の情報を記憶してＣＰＵに所定のプログラ
ムに基づく演算処理を実行させるメモリ（ＭＥＭ）２ｂ
と、それらＣＰＵ２ａおよびメモリ２ｂにクロック信号
を供給するクロック回路（ＣＬＫ）２ｃと、ＣＰＵ２ａ
やメモリ２ｂとネットワーク６との間の情報のやりとり
を制御するネットワークコントローラ（ＮＣ）２ｄとを
有している。なお、この実施例のシステムにおける三つ
の処理装置１Ａ〜１Ｃのプロセッサ部２のクロック回路
２ｃは、互いに独立して作動するものである。
【００１９】またここで、インタフェース部３は、セン
サ４に接続されてセンサ４からの出力信号を入力するイ
ンタフェース回路（Ｉ／Ｏ）３ａと、アクチュエータ５
に接続されてアクチュエータ５に制御情報としての後述
するコマンド信号を出力するインタフェース回路（Ｉ／
Ｏ）３ｂとを有している。
サ４に接続されてセンサ４からの出力信号を入力するイ
ンタフェース回路（Ｉ／Ｏ）３ａと、アクチュエータ５
に接続されてアクチュエータ５に制御情報としての後述
するコマンド信号を出力するインタフェース回路（Ｉ／
Ｏ）３ｂとを有している。
【００２０】図２は、上記各処理装置１Ａ〜１Ｃが具え
るインタフェース回路３ｂの回路構成を示す構成図であ
り、ここにおけるインタフェース回路３ｂは、論理演算
素子であるＡＮＤ素子３ｃ、ＮＡＮＤ素子３ｄおよびゲ
ート素子３ｅを組み合わせてコマンド信号の出力を制御
する論理回路と、そのインタフェース回路３ｂを具える
処理装置のプロセッサ部２が出力する制御阻止信号とし
ての後述する阻止信号Ｓ１，Ｓ２を他の二つの処理装置
のインタフェース回路３ｂへそれぞれそのまま出力する
信号回路３ｆとを有している。
るインタフェース回路３ｂの回路構成を示す構成図であ
り、ここにおけるインタフェース回路３ｂは、論理演算
素子であるＡＮＤ素子３ｃ、ＮＡＮＤ素子３ｄおよびゲ
ート素子３ｅを組み合わせてコマンド信号の出力を制御
する論理回路と、そのインタフェース回路３ｂを具える
処理装置のプロセッサ部２が出力する制御阻止信号とし
ての後述する阻止信号Ｓ１，Ｓ２を他の二つの処理装置
のインタフェース回路３ｂへそれぞれそのまま出力する
信号回路３ｆとを有している。
【００２１】上記の論理回路において、ＮＡＮＤ素子３
ｄは、他の二つの処理装置のインタフェース回路３ｂか
ら阻止信号Ｓ１，Ｓ２としての「１」信号を同時に入力
すると「０」信号を出力し、阻止信号Ｓ１，Ｓ２として
の「１」信号を少なくとも一方の処理装置から入力して
いない場合は「１」信号を出力する。また、ＡＮＤ素子
３ｃは、当該処理装置のプロセッサ部２から制御情報送
信信号として後述するコマンド送信信号としての「１」
信号を入力すると同時にＮＡＮＤ素子３ｄから「１」信
号を入力すると「１」信号を出力し、コマンド送信信号
としての「１」信号とＮＡＮＤ素子３ｄからの「１」信
号との少なくとも一方を入力していない場合は「０」信
号を出力する。そしてゲート素子３ｅは、上記ＡＮＤ素
子３ｃから「１」信号を入力している場合は、当該処理
装置のプロセッサ部２から上記コマンド信号を入力する
とそのコマンド信号をアクチュエータ５へ出力するとと
もに、そのコマンド信号を後述するコマンド検証アルゴ
リズムのためのコマンド検証信号として当該処理装置の
プロセッサ部２へも出力するが、上記ＡＮＤ素子３ｃか
ら「１」信号を入力していない場合は、当該処理装置の
プロセッサ部２から上記コマンド信号を入力してもその
コマンド信号をアクチュエータ５へ出力せずそこで阻止
する。
ｄは、他の二つの処理装置のインタフェース回路３ｂか
ら阻止信号Ｓ１，Ｓ２としての「１」信号を同時に入力
すると「０」信号を出力し、阻止信号Ｓ１，Ｓ２として
の「１」信号を少なくとも一方の処理装置から入力して
いない場合は「１」信号を出力する。また、ＡＮＤ素子
３ｃは、当該処理装置のプロセッサ部２から制御情報送
信信号として後述するコマンド送信信号としての「１」
信号を入力すると同時にＮＡＮＤ素子３ｄから「１」信
号を入力すると「１」信号を出力し、コマンド送信信号
としての「１」信号とＮＡＮＤ素子３ｄからの「１」信
号との少なくとも一方を入力していない場合は「０」信
号を出力する。そしてゲート素子３ｅは、上記ＡＮＤ素
子３ｃから「１」信号を入力している場合は、当該処理
装置のプロセッサ部２から上記コマンド信号を入力する
とそのコマンド信号をアクチュエータ５へ出力するとと
もに、そのコマンド信号を後述するコマンド検証アルゴ
リズムのためのコマンド検証信号として当該処理装置の
プロセッサ部２へも出力するが、上記ＡＮＤ素子３ｃか
ら「１」信号を入力していない場合は、当該処理装置の
プロセッサ部２から上記コマンド信号を入力してもその
コマンド信号をアクチュエータ５へ出力せずそこで阻止
する。
【００２２】図３は、上記三つの処理装置１Ａ〜１Ｃの
プロセッサ部２相互間、インタフェース回路３ｂ相互
間、そして各処理装置１Ａ〜１Ｃのプロセッサ部２とイ
ンタフェース回路３ｂ相互間の接続状態を示す構成図で
あり、この実施例では図示のように接続することで各処
理装置１Ａ〜１Ｃのプロセッサ部２の信号回路３ｆが、
阻止信号Ｓ１，Ｓ２を他の二つの処理装置のインタフェ
ース回路３ｂへそれぞれ出力している。
プロセッサ部２相互間、インタフェース回路３ｂ相互
間、そして各処理装置１Ａ〜１Ｃのプロセッサ部２とイ
ンタフェース回路３ｂ相互間の接続状態を示す構成図で
あり、この実施例では図示のように接続することで各処
理装置１Ａ〜１Ｃのプロセッサ部２の信号回路３ｆが、
阻止信号Ｓ１，Ｓ２を他の二つの処理装置のインタフェ
ース回路３ｂへそれぞれ出力している。
【００２３】この実施例の情報処理システムにあって
は、共通の信号出力手段としてのセンサ４から三つの処
理装置１Ａ〜１Ｃに同一の信号が出力されると、それら
三つの処理装置１Ａ〜１Ｃの三つのプロセッサ部２のＣ
ＰＵ２ａが並列的にそれぞれ、そのプロセッサ部２のメ
モリ２ｂ内にあらかじめ与えられたプログラムに従い、
先ず上記センサ４からの信号に基づいて所定の演算処理
を行って、共通の制御対象としてのアクチュエータ５の
作動を制御するためのコマンド信号を生成し、次いでそ
れら三つの処理装置１Ａ〜１Ｃのうちの他の処理装置が
行った情報処理の結果をネットワーク６を介して入力し
て、以下に示す多数決の処理を行う。
は、共通の信号出力手段としてのセンサ４から三つの処
理装置１Ａ〜１Ｃに同一の信号が出力されると、それら
三つの処理装置１Ａ〜１Ｃの三つのプロセッサ部２のＣ
ＰＵ２ａが並列的にそれぞれ、そのプロセッサ部２のメ
モリ２ｂ内にあらかじめ与えられたプログラムに従い、
先ず上記センサ４からの信号に基づいて所定の演算処理
を行って、共通の制御対象としてのアクチュエータ５の
作動を制御するためのコマンド信号を生成し、次いでそ
れら三つの処理装置１Ａ〜１Ｃのうちの他の処理装置が
行った情報処理の結果をネットワーク６を介して入力し
て、以下に示す多数決の処理を行う。
【００２４】上記入力する情報処理結果としては、生成
したコマンド信号の所定の部分（例えば最初の数ビット
等）を用いているが、そのコマンド信号の他、アクチュ
エータの移動量やコマンド信号の生成途中での演算結果
等の全体や所定の部分を用いることができる。また、こ
の実施例では、あらかじめ三つの処理装置１Ａ〜１Ｃの
優先順位を、処理装置１Ａが最も優先度が高く、次いで
処理装置１Ｂが優先度が高く、処理装置１Ｃが最も優先
度が低いものとして設定するとともに、処理装置１Ａ〜
１Ｃ相互間で情報処理結果が全く一致しなかった場合は
優先度の最も高い処理装置１Ａのコマンド信号を出力す
るものとして設定してある。
したコマンド信号の所定の部分（例えば最初の数ビット
等）を用いているが、そのコマンド信号の他、アクチュ
エータの移動量やコマンド信号の生成途中での演算結果
等の全体や所定の部分を用いることができる。また、こ
の実施例では、あらかじめ三つの処理装置１Ａ〜１Ｃの
優先順位を、処理装置１Ａが最も優先度が高く、次いで
処理装置１Ｂが優先度が高く、処理装置１Ｃが最も優先
度が低いものとして設定するとともに、処理装置１Ａ〜
１Ｃ相互間で情報処理結果が全く一致しなかった場合は
優先度の最も高い処理装置１Ａのコマンド信号を出力す
るものとして設定してある。
【００２５】図４は、処理装置１Ａのプロセッサ部２の
ＣＰＵ２ａがそのプロセッサ部２のメモリ２ｂ内のプロ
グラムに基づいて行う論理決定の一例としての、多数決
のアルゴリズム（演算手順）を示すフローチャートであ
り、ここでは、阻止信号Ｓ１は処理装置１Ｃのインタフ
ェース回路３ｂへ出力されてその処理装置１Ｃを制御
し、阻止信号Ｓ２は処理装置１Ｂのインタフェース回路
３ｂへ出力されてその処理装置１Ｂを制御する。
ＣＰＵ２ａがそのプロセッサ部２のメモリ２ｂ内のプロ
グラムに基づいて行う論理決定の一例としての、多数決
のアルゴリズム（演算手順）を示すフローチャートであ
り、ここでは、阻止信号Ｓ１は処理装置１Ｃのインタフ
ェース回路３ｂへ出力されてその処理装置１Ｃを制御
し、阻止信号Ｓ２は処理装置１Ｂのインタフェース回路
３ｂへ出力されてその処理装置１Ｂを制御する。
【００２６】図４中のステップ11では、処理装置１Ａの
ＣＰＵ２ａ自身の情報処理結果と他の処理装置の一方の
処理装置１Ｂの情報処理結果とを比較して一致している
か否かを判断して、一致している場合はステップ12へ、
一致していない場合はステップ15へ進み、ステップ12で
は、次に処理装置１ＡのＣＰＵ２ａ自身の情報処理結果
と他の処理装置の他方の処理装置１Ｃの情報処理結果と
を比較して一致しているか否かを判断し、一致している
場合はステップ13へ、一致していない場合（処理装置１
Ｃが故障で、結果が入力されない場合も含まれる。以下
の一致しない場合についても処理装置の一方が故障で結
果が入力されない場合も含まれる。）はステップ14へ進
む。そしてステップ13では、先のステップ11，12の判断
で三つの処理装置１Ａ〜１Ｃの情報処理結果が全て一致
していたので、優先度の最も高い当該処理装置１Ａがコ
マンド信号を出力することになるようにコマンド送信信
号を「１」信号にセットするとともに、他の処理装置１
Ｂ，１Ｃも正しかったことになるので阻止信号Ｓ１，Ｓ
２を「０」信号（阻止信号なし）にセットする。
ＣＰＵ２ａ自身の情報処理結果と他の処理装置の一方の
処理装置１Ｂの情報処理結果とを比較して一致している
か否かを判断して、一致している場合はステップ12へ、
一致していない場合はステップ15へ進み、ステップ12で
は、次に処理装置１ＡのＣＰＵ２ａ自身の情報処理結果
と他の処理装置の他方の処理装置１Ｃの情報処理結果と
を比較して一致しているか否かを判断し、一致している
場合はステップ13へ、一致していない場合（処理装置１
Ｃが故障で、結果が入力されない場合も含まれる。以下
の一致しない場合についても処理装置の一方が故障で結
果が入力されない場合も含まれる。）はステップ14へ進
む。そしてステップ13では、先のステップ11，12の判断
で三つの処理装置１Ａ〜１Ｃの情報処理結果が全て一致
していたので、優先度の最も高い当該処理装置１Ａがコ
マンド信号を出力することになるようにコマンド送信信
号を「１」信号にセットするとともに、他の処理装置１
Ｂ，１Ｃも正しかったことになるので阻止信号Ｓ１，Ｓ
２を「０」信号（阻止信号なし）にセットする。
【００２７】一方、ステップ14では、先のステップ11，
12の判断で処理装置１Ａ，１Ｂの情報処理結果は一致し
ていたが処理装置１Ａ，１Ｃの情報処理結果は一致して
いなかったので、論理決定、例えば多数決で処理装置１
Ａ，１Ｂの情報処理結果を正しいものとすることとし、
その場合に優先度の最も高い当該処理装置１Ａがコマン
ド信号を出力することになるように、コマンド送信信号
を「１」信号にセットするとともに、処理装置１Ｃは誤
っていたことになるので処理装置１Ｃに対応する阻止信
号Ｓ１を「１」信号（阻止信号あり）にセットし、処理
装置１Ｂは正しかったことになるので処理装置１Ｂに対
応する阻止信号Ｓ２を「０」信号にセットする。
12の判断で処理装置１Ａ，１Ｂの情報処理結果は一致し
ていたが処理装置１Ａ，１Ｃの情報処理結果は一致して
いなかったので、論理決定、例えば多数決で処理装置１
Ａ，１Ｂの情報処理結果を正しいものとすることとし、
その場合に優先度の最も高い当該処理装置１Ａがコマン
ド信号を出力することになるように、コマンド送信信号
を「１」信号にセットするとともに、処理装置１Ｃは誤
っていたことになるので処理装置１Ｃに対応する阻止信
号Ｓ１を「１」信号（阻止信号あり）にセットし、処理
装置１Ｂは正しかったことになるので処理装置１Ｂに対
応する阻止信号Ｓ２を「０」信号にセットする。
【００２８】またステップ15では、ステップ12と同様、
処理装置１ＡのＣＰＵ２ａ自身の情報処理結果と他の処
理装置の他方の処理装置１Ｃの情報処理結果とを比較し
て一致しているか否かを判断し、一致している場合はス
テップ16へ、一致していない場合はステップ17へ進む。
そしてステップ16では、先のステップ11，15の判断で処
理装置１Ａ，１Ｃの情報処理結果は一致していたが処理
装置１Ａ，１Ｂの情報処理結果は一致していなかったの
で、論理決定、例えば多数決で処理装置１Ａ，１Ｃの情
報処理結果を正しいものとすることとし、その場合に優
先度の最も高い当該処理装置１Ａがコマンド信号を出力
することになるように、コマンド送信信号を「１」信号
にセットするとともに、処理装置１Ｃは正しかったこと
になるので処理装置１Ｃに対応する阻止信号Ｓ１を
「０」信号にセットし、処理装置１Ｂは誤っていたこと
になるので処理装置１Ｂに対応する阻止信号Ｓ２を
「１」信号にセットする。
処理装置１ＡのＣＰＵ２ａ自身の情報処理結果と他の処
理装置の他方の処理装置１Ｃの情報処理結果とを比較し
て一致しているか否かを判断し、一致している場合はス
テップ16へ、一致していない場合はステップ17へ進む。
そしてステップ16では、先のステップ11，15の判断で処
理装置１Ａ，１Ｃの情報処理結果は一致していたが処理
装置１Ａ，１Ｂの情報処理結果は一致していなかったの
で、論理決定、例えば多数決で処理装置１Ａ，１Ｃの情
報処理結果を正しいものとすることとし、その場合に優
先度の最も高い当該処理装置１Ａがコマンド信号を出力
することになるように、コマンド送信信号を「１」信号
にセットするとともに、処理装置１Ｃは正しかったこと
になるので処理装置１Ｃに対応する阻止信号Ｓ１を
「０」信号にセットし、処理装置１Ｂは誤っていたこと
になるので処理装置１Ｂに対応する阻止信号Ｓ２を
「１」信号にセットする。
【００２９】一方、ステップ17では、さらに、他の二つ
の処理装置１Ｂ，１Ｃの情報処理結果を比較して一致し
ているか否かを判断し、一致している場合はステップ18
へ、一致していない場合はステップ20へ進む。そしてス
テップ18では、先のステップ11，15，17の判断で処理装
置１Ｂ，１Ｃの情報処理結果は一致していたが処理装置
１Ａ，１Ｂの情報処理結果も処理装置１Ａ，１Ｃの情報
処理結果も一致していなかったので、論理決定、例えば
多数決で他の処理装置１Ｂ，１Ｃの情報処理結果を正し
いものとすることとし、その場合に優先度の最も高い処
理装置１Ｂがコマンド信号を出力し得るように、コマン
ド送信信号を「０」信号にセットするとともに、処理装
置１Ｂ，１Ｃは正しかったことになるので阻止信号Ｓ
１，Ｓ２を「０」信号にセットする。しかる後、次のス
テップ19では、当該処理装置１Ａのプロセッサ部２のメ
モリ２ｂ内の情報処理結果のデータを、他の処理装置１
Ｂ，１Ｃからの情報処理結果のデータに置き換える。
の処理装置１Ｂ，１Ｃの情報処理結果を比較して一致し
ているか否かを判断し、一致している場合はステップ18
へ、一致していない場合はステップ20へ進む。そしてス
テップ18では、先のステップ11，15，17の判断で処理装
置１Ｂ，１Ｃの情報処理結果は一致していたが処理装置
１Ａ，１Ｂの情報処理結果も処理装置１Ａ，１Ｃの情報
処理結果も一致していなかったので、論理決定、例えば
多数決で他の処理装置１Ｂ，１Ｃの情報処理結果を正し
いものとすることとし、その場合に優先度の最も高い処
理装置１Ｂがコマンド信号を出力し得るように、コマン
ド送信信号を「０」信号にセットするとともに、処理装
置１Ｂ，１Ｃは正しかったことになるので阻止信号Ｓ
１，Ｓ２を「０」信号にセットする。しかる後、次のス
テップ19では、当該処理装置１Ａのプロセッサ部２のメ
モリ２ｂ内の情報処理結果のデータを、他の処理装置１
Ｂ，１Ｃからの情報処理結果のデータに置き換える。
【００３０】また、ステップ20では、先のステップ11，
15，17の判断で処理装置１Ａ〜１Ｃの情報処理結果が全
て一致していなかったので、論理決定、例えば多数決で
決めることができないことから、先に述べたこの実施例
についての規則で、三つの処理装置のうち優先度が最も
高い当該処理装置１Ａがコマンド信号を出力することに
なるようにコマンド送信信号を「１」信号にセットする
とともに、処理装置１Ｂ，１Ｃは何れも誤っていたこと
になるので阻止信号Ｓ１，Ｓ２を「１」信号にセットす
る。
15，17の判断で処理装置１Ａ〜１Ｃの情報処理結果が全
て一致していなかったので、論理決定、例えば多数決で
決めることができないことから、先に述べたこの実施例
についての規則で、三つの処理装置のうち優先度が最も
高い当該処理装置１Ａがコマンド信号を出力することに
なるようにコマンド送信信号を「１」信号にセットする
とともに、処理装置１Ｂ，１Ｃは何れも誤っていたこと
になるので阻止信号Ｓ１，Ｓ２を「１」信号にセットす
る。
【００３１】図５は、処理装置１Ｂのプロセッサ部２の
ＣＰＵ２ａがそのプロセッサ部２のメモリ２ｂ内のプロ
グラムに基づいて行う論理決定の一例としての、多数決
のアルゴリズム（演算手順）を示すフローチャートであ
り、ここでは、阻止信号Ｓ１は処理装置１Ａのインタフ
ェース回路３ｂへ出力されてその処理装置１Ａを制御
し、阻止信号Ｓ２は処理装置１Ｃのインタフェース回路
３ｂへ出力されてその処理装置１Ｃを制御する。
ＣＰＵ２ａがそのプロセッサ部２のメモリ２ｂ内のプロ
グラムに基づいて行う論理決定の一例としての、多数決
のアルゴリズム（演算手順）を示すフローチャートであ
り、ここでは、阻止信号Ｓ１は処理装置１Ａのインタフ
ェース回路３ｂへ出力されてその処理装置１Ａを制御
し、阻止信号Ｓ２は処理装置１Ｃのインタフェース回路
３ｂへ出力されてその処理装置１Ｃを制御する。
【００３２】図５中のステップ21では、処理装置１Ｂの
ＣＰＵ２ａ自身の情報処理結果と他の処理装置の一方の
処理装置１Ａの情報処理結果とを比較して一致している
か否かを判断して、一致している場合はステップ22へ、
一致していない場合はステップ25へ進み、ステップ22で
は、次に処理装置１ＢのＣＰＵ２ａ自身の情報処理結果
と他の処理装置の他方の処理装置１Ｃの情報処理結果と
を比較して一致しているか否かを判断し、一致している
場合はステップ23へ、一致していない場合はステップ24
へ進む。そしてステップ23では、先のステップ21，22の
判断で三つの処理装置１Ａ〜１Ｃの情報処理結果が全て
一致していたので、優先度が最も高い他の処理装置１Ａ
がコマンド信号を出力し得るように、コマンド送信信号
を「０」信号にセットするとともに、他の処理装置１
Ａ，１Ｃも正しかったことになるので阻止信号Ｓ１，Ｓ
２を「０」信号（阻止信号なし）にセットする。
ＣＰＵ２ａ自身の情報処理結果と他の処理装置の一方の
処理装置１Ａの情報処理結果とを比較して一致している
か否かを判断して、一致している場合はステップ22へ、
一致していない場合はステップ25へ進み、ステップ22で
は、次に処理装置１ＢのＣＰＵ２ａ自身の情報処理結果
と他の処理装置の他方の処理装置１Ｃの情報処理結果と
を比較して一致しているか否かを判断し、一致している
場合はステップ23へ、一致していない場合はステップ24
へ進む。そしてステップ23では、先のステップ21，22の
判断で三つの処理装置１Ａ〜１Ｃの情報処理結果が全て
一致していたので、優先度が最も高い他の処理装置１Ａ
がコマンド信号を出力し得るように、コマンド送信信号
を「０」信号にセットするとともに、他の処理装置１
Ａ，１Ｃも正しかったことになるので阻止信号Ｓ１，Ｓ
２を「０」信号（阻止信号なし）にセットする。
【００３３】一方ステップ24では、先のステップ21，22
の判断で処理装置１Ａ，１Ｂの情報処理結果は一致して
いたが処理装置１Ｂ，１Ｃの情報処理結果は一致してい
なかったので、論理決定、例えば多数決で処理装置１
Ａ，１Ｂの情報処理結果を正しいものとすることとし、
その場合に優先度の最も高い他の処理装置１Ａがコマン
ド信号を出力し得るように、コマンド送信信号を「０」
信号にセットするとともに、処理装置１Ｃは誤っていた
ことになるので処理装置１Ｃに対応する阻止信号Ｓ２を
「１」信号（阻止信号あり）にセットし、処理装置１Ａ
は正しかったことになるので処理装置１Ａに対応する阻
止信号Ｓ１を「０」信号にセットする。
の判断で処理装置１Ａ，１Ｂの情報処理結果は一致して
いたが処理装置１Ｂ，１Ｃの情報処理結果は一致してい
なかったので、論理決定、例えば多数決で処理装置１
Ａ，１Ｂの情報処理結果を正しいものとすることとし、
その場合に優先度の最も高い他の処理装置１Ａがコマン
ド信号を出力し得るように、コマンド送信信号を「０」
信号にセットするとともに、処理装置１Ｃは誤っていた
ことになるので処理装置１Ｃに対応する阻止信号Ｓ２を
「１」信号（阻止信号あり）にセットし、処理装置１Ａ
は正しかったことになるので処理装置１Ａに対応する阻
止信号Ｓ１を「０」信号にセットする。
【００３４】またステップ25では、ステップ22と同様、
処理装置１ＢのＣＰＵ２ａ自身の情報処理結果と他の処
理装置の他方の処理装置１Ｃの情報処理結果とを比較し
て一致しているか否かを判断し、一致している場合はス
テップ26へ、一致していない場合はステップ27へ進む。
そしてステップ26では、先のステップ21，25の判断で処
理装置１Ｂ，１Ｃの情報処理結果は一致していたが処理
装置１Ａ，１Ｂの情報処理結果は一致していなかったの
で、論理決定、例えば多数決で処理装置１Ｂ，１Ｃの情
報処理結果を正しいものとすることとし、その場合に優
先度の最も高い当該処理装置１Ｂがコマンド信号を出力
することになるように、コマンド送信信号を「１」信号
にセットするとともに、処理装置１Ａは誤っていたこと
になるので処理装置１Ａに対応する阻止信号Ｓ１を
「１」信号にセットし、処理装置１Ｃは正しかったこと
になるので処理装置１Ｃに対応する阻止信号Ｓ２を
「０」信号にセットする。
処理装置１ＢのＣＰＵ２ａ自身の情報処理結果と他の処
理装置の他方の処理装置１Ｃの情報処理結果とを比較し
て一致しているか否かを判断し、一致している場合はス
テップ26へ、一致していない場合はステップ27へ進む。
そしてステップ26では、先のステップ21，25の判断で処
理装置１Ｂ，１Ｃの情報処理結果は一致していたが処理
装置１Ａ，１Ｂの情報処理結果は一致していなかったの
で、論理決定、例えば多数決で処理装置１Ｂ，１Ｃの情
報処理結果を正しいものとすることとし、その場合に優
先度の最も高い当該処理装置１Ｂがコマンド信号を出力
することになるように、コマンド送信信号を「１」信号
にセットするとともに、処理装置１Ａは誤っていたこと
になるので処理装置１Ａに対応する阻止信号Ｓ１を
「１」信号にセットし、処理装置１Ｃは正しかったこと
になるので処理装置１Ｃに対応する阻止信号Ｓ２を
「０」信号にセットする。
【００３５】一方、ステップ27では、さらに、他の二つ
の処理装置１Ａ，１Ｃの情報処理結果を比較して一致し
ているか否かを判断し、一致している場合はステップ28
へ、一致していない場合はステップ30へ進む。そしてス
テップ28では、先のステップ21，25，27の判断で処理装
置１Ａ，１Ｃの情報処理結果は一致していたが処理装置
１Ａ，１Ｂの情報処理結果も処理装置１Ｂ，１Ｃの情報
処理結果も一致していなかったので、論理決定、例えば
多数決で他の処理装置１Ａ，１Ｃの情報処理結果を正し
いものとすることとし、その場合に優先度の最も高い処
理装置１Ａがコマンド信号を出力し得ることになるよう
にコマンド送信信号を「０」信号にセットするととも
に、処理装置１Ａ，１Ｃは正しかったことになるので阻
止信号Ｓ１，Ｓ２を「０」信号にセットする。しかる
後、次のステップ29では、当該処理装置１Ｂのプロセッ
サ部２のメモリ２ｂ内の情報処理結果のデータを、他の
処理装置１Ａ，１Ｃからの情報処理結果のデータに置き
換える。
の処理装置１Ａ，１Ｃの情報処理結果を比較して一致し
ているか否かを判断し、一致している場合はステップ28
へ、一致していない場合はステップ30へ進む。そしてス
テップ28では、先のステップ21，25，27の判断で処理装
置１Ａ，１Ｃの情報処理結果は一致していたが処理装置
１Ａ，１Ｂの情報処理結果も処理装置１Ｂ，１Ｃの情報
処理結果も一致していなかったので、論理決定、例えば
多数決で他の処理装置１Ａ，１Ｃの情報処理結果を正し
いものとすることとし、その場合に優先度の最も高い処
理装置１Ａがコマンド信号を出力し得ることになるよう
にコマンド送信信号を「０」信号にセットするととも
に、処理装置１Ａ，１Ｃは正しかったことになるので阻
止信号Ｓ１，Ｓ２を「０」信号にセットする。しかる
後、次のステップ29では、当該処理装置１Ｂのプロセッ
サ部２のメモリ２ｂ内の情報処理結果のデータを、他の
処理装置１Ａ，１Ｃからの情報処理結果のデータに置き
換える。
【００３６】また、ステップ30では、先のステップ21，
25，27の判断で処理装置１Ａ〜１Ｃの情報処理結果が全
て一致していなかったので、論理決定、例えば多数決で
決めることができないことから、先に述べたこの実施例
についての規則で、三つの処理装置のうち優先度が最も
高い他の処理装置１Ａがコマンド信号を出力し得るよう
にコマンド送信信号を「０」信号にセットするとともに
処理装置１Ａに対応する阻止信号Ｓ１を「０」信号にセ
ットし、処理装置１Ｃは誤っていたことになるので処理
装置１Ｃに対応する阻止信号Ｓ２を「１」信号にセット
する。
25，27の判断で処理装置１Ａ〜１Ｃの情報処理結果が全
て一致していなかったので、論理決定、例えば多数決で
決めることができないことから、先に述べたこの実施例
についての規則で、三つの処理装置のうち優先度が最も
高い他の処理装置１Ａがコマンド信号を出力し得るよう
にコマンド送信信号を「０」信号にセットするとともに
処理装置１Ａに対応する阻止信号Ｓ１を「０」信号にセ
ットし、処理装置１Ｃは誤っていたことになるので処理
装置１Ｃに対応する阻止信号Ｓ２を「１」信号にセット
する。
【００３７】図６は、処理装置１Ｃのプロセッサ部２の
ＣＰＵ２ａがそのプロセッサ部２のメモリ２ｂ内のプロ
グラムに基づいて行う論理決定の一例としての、多数決
のアルゴリズム（演算手順）を示すフローチャートであ
り、ここでは、阻止信号Ｓ１は処理装置１Ｂのインタフ
ェース回路３ｂへ出力されてその処理装置１Ｂを制御
し、阻止信号Ｓ２は処理装置１Ａのインタフェース回路
３ｂへ出力されてその処理装置１Ａを制御する。
ＣＰＵ２ａがそのプロセッサ部２のメモリ２ｂ内のプロ
グラムに基づいて行う論理決定の一例としての、多数決
のアルゴリズム（演算手順）を示すフローチャートであ
り、ここでは、阻止信号Ｓ１は処理装置１Ｂのインタフ
ェース回路３ｂへ出力されてその処理装置１Ｂを制御
し、阻止信号Ｓ２は処理装置１Ａのインタフェース回路
３ｂへ出力されてその処理装置１Ａを制御する。
【００３８】図６中のステップ31では、処理装置１Ｃの
ＣＰＵ２ａ自身の情報処理結果と他の処理装置の一方の
処理装置１Ａの情報処理結果とを比較して一致している
か否かを判断して、一致している場合はステップ32へ、
一致していない場合はステップ35へ進み、ステップ32で
は、次に処理装置１ＣのＣＰＵ２ａ自身の情報処理結果
と他の処理装置の他方の処理装置１Ｂの情報処理結果と
を比較して一致しているか否かを判断し、一致している
場合はステップ33へ、一致していない場合はステップ34
へ進む。そしてステップ33では、先のステップ31，32の
判断で三つの処理装置１Ａ〜１Ｃの情報処理結果が全て
一致していたので、優先度の最も高い他の処理装置１Ａ
がコマンド信号を出力し得るようにコマンド送信信号を
「１」信号にセットするとともに、他の処理装置１Ａ，
１Ｂも正しかったことになるので阻止信号Ｓ１，Ｓ２を
「０」信号（阻止信号なし）にセットする。
ＣＰＵ２ａ自身の情報処理結果と他の処理装置の一方の
処理装置１Ａの情報処理結果とを比較して一致している
か否かを判断して、一致している場合はステップ32へ、
一致していない場合はステップ35へ進み、ステップ32で
は、次に処理装置１ＣのＣＰＵ２ａ自身の情報処理結果
と他の処理装置の他方の処理装置１Ｂの情報処理結果と
を比較して一致しているか否かを判断し、一致している
場合はステップ33へ、一致していない場合はステップ34
へ進む。そしてステップ33では、先のステップ31，32の
判断で三つの処理装置１Ａ〜１Ｃの情報処理結果が全て
一致していたので、優先度の最も高い他の処理装置１Ａ
がコマンド信号を出力し得るようにコマンド送信信号を
「１」信号にセットするとともに、他の処理装置１Ａ，
１Ｂも正しかったことになるので阻止信号Ｓ１，Ｓ２を
「０」信号（阻止信号なし）にセットする。
【００３９】一方ステップ34では、先のステップ31，32
の判断で処理装置１Ａ，１Ｃの情報処理結果は一致して
いたが処理装置１Ｂ，１Ｃの情報処理結果は一致してい
なかったので、論理決定、例えば多数決で処理装置１
Ａ，１Ｃの情報処理結果を正しいものとすることとし、
その場合に優先度が最も高い他の処理装置１Ａがコマン
ド信号を出力し得るように、コマンド送信信号を「０」
信号にセットするとともに、処理装置１Ｂは誤っていた
ことになるので処理装置１Ｂに対応する阻止信号Ｓ１を
「１」信号（阻止信号あり）にセットし、処理装置１Ａ
は正しかったことになるので処理装置１Ａに対応する阻
止信号Ｓ２を「０」信号にセットする。
の判断で処理装置１Ａ，１Ｃの情報処理結果は一致して
いたが処理装置１Ｂ，１Ｃの情報処理結果は一致してい
なかったので、論理決定、例えば多数決で処理装置１
Ａ，１Ｃの情報処理結果を正しいものとすることとし、
その場合に優先度が最も高い他の処理装置１Ａがコマン
ド信号を出力し得るように、コマンド送信信号を「０」
信号にセットするとともに、処理装置１Ｂは誤っていた
ことになるので処理装置１Ｂに対応する阻止信号Ｓ１を
「１」信号（阻止信号あり）にセットし、処理装置１Ａ
は正しかったことになるので処理装置１Ａに対応する阻
止信号Ｓ２を「０」信号にセットする。
【００４０】またステップ35では、ステップ32と同様、
処理装置１ＣのＣＰＵ２ａ自身の情報処理結果と他の処
理装置の他方の処理装置１Ｂの情報処理結果とを比較し
て一致しているか否かを判断し、一致している場合はス
テップ36へ、一致していない場合はステップ37へ進む。
そしてステップ36では、先のステップ31，35の判断で処
理装置１Ｂ，１Ｃの情報処理結果は一致していたが処理
装置１Ａ，１Ｃの情報処理結果は一致していなかったの
で、論理決定、例えば多数決で処理装置１Ｂ，１Ｃの情
報処理結果を正しいものとすることとし、その場合に優
先度の最も高い他の処理装置１Ｂがコマンド信号を出力
し得るようにコマンド送信信号を「０」信号にセットす
るとともに、処理装置１Ｂは正しかったことになるので
処理装置１Ｂに対応する阻止信号Ｓ１を「０」信号にセ
ットし、処理装置１Ａは誤っていたことになるので処理
装置１Ａに対応する阻止信号Ｓ２を「１」信号にセット
する。
処理装置１ＣのＣＰＵ２ａ自身の情報処理結果と他の処
理装置の他方の処理装置１Ｂの情報処理結果とを比較し
て一致しているか否かを判断し、一致している場合はス
テップ36へ、一致していない場合はステップ37へ進む。
そしてステップ36では、先のステップ31，35の判断で処
理装置１Ｂ，１Ｃの情報処理結果は一致していたが処理
装置１Ａ，１Ｃの情報処理結果は一致していなかったの
で、論理決定、例えば多数決で処理装置１Ｂ，１Ｃの情
報処理結果を正しいものとすることとし、その場合に優
先度の最も高い他の処理装置１Ｂがコマンド信号を出力
し得るようにコマンド送信信号を「０」信号にセットす
るとともに、処理装置１Ｂは正しかったことになるので
処理装置１Ｂに対応する阻止信号Ｓ１を「０」信号にセ
ットし、処理装置１Ａは誤っていたことになるので処理
装置１Ａに対応する阻止信号Ｓ２を「１」信号にセット
する。
【００４１】一方、ステップ37では、さらに、他の二つ
の処理装置１Ａ，１Ｂの情報処理結果を比較して一致し
ているか否かを判断し、一致している場合はステップ38
へ、一致していない場合はステップ40へ進む。そしてス
テップ38では、先のステップ31，35，37の判断で処理装
置１Ａ，１Ｂの情報処理結果は一致していたが処理装置
１Ａ，１Ｃの情報処理結果も処理装置１Ｂ，１Ｃの情報
処理結果も一致していなかったので、論理決定、例えば
多数決で他の処理装置１Ａ，１Ｂの情報処理結果を正し
いものとすることとし、その場合に優先度の最も高い処
理装置１Ａがコマンド信号を出力し得るようにコマンド
送信信号を「０」信号にセットするとともに、処理装置
１Ａ，１Ｂは正しかったことになるので、阻止信号Ｓ
１，Ｓ２を「０」信号にセットする。しかる後、次のス
テップ39では、当該処理装置１Ｃのプロセッサ部２のメ
モリ２ｂ内の情報処理結果のデータを、他の処理装置１
Ａ，１Ｂからの情報処理結果のデータに置き換える。
の処理装置１Ａ，１Ｂの情報処理結果を比較して一致し
ているか否かを判断し、一致している場合はステップ38
へ、一致していない場合はステップ40へ進む。そしてス
テップ38では、先のステップ31，35，37の判断で処理装
置１Ａ，１Ｂの情報処理結果は一致していたが処理装置
１Ａ，１Ｃの情報処理結果も処理装置１Ｂ，１Ｃの情報
処理結果も一致していなかったので、論理決定、例えば
多数決で他の処理装置１Ａ，１Ｂの情報処理結果を正し
いものとすることとし、その場合に優先度の最も高い処
理装置１Ａがコマンド信号を出力し得るようにコマンド
送信信号を「０」信号にセットするとともに、処理装置
１Ａ，１Ｂは正しかったことになるので、阻止信号Ｓ
１，Ｓ２を「０」信号にセットする。しかる後、次のス
テップ39では、当該処理装置１Ｃのプロセッサ部２のメ
モリ２ｂ内の情報処理結果のデータを、他の処理装置１
Ａ，１Ｂからの情報処理結果のデータに置き換える。
【００４２】また、ステップ40では、先のステップ31，
35，37の判断で処理装置１Ａ〜１Ｃの情報処理結果が全
て一致していなかったので、論理決定、例えば多数決で
決めることができないことから、先に述べたこの実施例
についての規則で、三つの処理装置のうち優先度が最も
高い他の処理装置１Ａがコマンド信号を出力し得るよう
にコマンド送信信号を「０」信号にセットするとともに
処理装置１Ａに対応する阻止信号Ｓ２を「０」信号にセ
ットし、処理装置１Ｂは誤っていたことになるので処理
装置１Ｂに対応する阻止信号Ｓ１を「１」信号にセット
する。
35，37の判断で処理装置１Ａ〜１Ｃの情報処理結果が全
て一致していなかったので、論理決定、例えば多数決で
決めることができないことから、先に述べたこの実施例
についての規則で、三つの処理装置のうち優先度が最も
高い他の処理装置１Ａがコマンド信号を出力し得るよう
にコマンド送信信号を「０」信号にセットするとともに
処理装置１Ａに対応する阻止信号Ｓ２を「０」信号にセ
ットし、処理装置１Ｂは誤っていたことになるので処理
装置１Ｂに対応する阻止信号Ｓ１を「１」信号にセット
する。
【００４３】かくして上記実施例では、各処理装置１Ａ
〜１Ｃのプロセッサ部２が並列処理を行って、論理決
定、例えば多数決および優先順位に基づき、自分自身が
正しくかつコマンド送信信号を出せると判断した場合に
は当該処理装置のインタフェース回路３ｂにコマンド送
信信号として「１」信号を出力し、また他の処理装置の
情報処理結果が正しくないと判断した場合は論理決定、
例えば多数決できなかった場合を除きその処理装置のイ
ンタフェース回路３ｂに阻止信号を出すので、その結果
として、以下の〔表１〕に示すように、処理装置１Ａ〜
１Ｃが一致した場合と、処理装置１Ａ，１Ｂのみが一致
した場合と、処理装置１Ａ，１Ｃのみが一致した場合に
は処理装置１Ａがそのインタフェース回路３ｂを介して
コマンド信号をアクチュエータ５へ出力し、処理装置１
Ｂ，１Ｃのみが一致した場合には処理装置１Ｂがそのイ
ンタフェース回路３ｂを介してコマンド信号をアクチュ
エータ５へ出力し、全ての処理装置１Ａ〜１Ｃが一致し
なかった場合は運用要求、すなわちここでは優先度の最
も高い処理装置がコマンド信号を出力するという要求に
より、処理装置１Ａがコマンド信号をアクチュエータ５
へ出力する。なお、全ての処理装置１Ａ〜１Ｃが一致し
なかった場合には何れの処理装置にもコマンド出力を行
わせず当該システムの使用者にエラー警告信号を送るよ
うにするという運用要求をすることもできる。
〜１Ｃのプロセッサ部２が並列処理を行って、論理決
定、例えば多数決および優先順位に基づき、自分自身が
正しくかつコマンド送信信号を出せると判断した場合に
は当該処理装置のインタフェース回路３ｂにコマンド送
信信号として「１」信号を出力し、また他の処理装置の
情報処理結果が正しくないと判断した場合は論理決定、
例えば多数決できなかった場合を除きその処理装置のイ
ンタフェース回路３ｂに阻止信号を出すので、その結果
として、以下の〔表１〕に示すように、処理装置１Ａ〜
１Ｃが一致した場合と、処理装置１Ａ，１Ｂのみが一致
した場合と、処理装置１Ａ，１Ｃのみが一致した場合に
は処理装置１Ａがそのインタフェース回路３ｂを介して
コマンド信号をアクチュエータ５へ出力し、処理装置１
Ｂ，１Ｃのみが一致した場合には処理装置１Ｂがそのイ
ンタフェース回路３ｂを介してコマンド信号をアクチュ
エータ５へ出力し、全ての処理装置１Ａ〜１Ｃが一致し
なかった場合は運用要求、すなわちここでは優先度の最
も高い処理装置がコマンド信号を出力するという要求に
より、処理装置１Ａがコマンド信号をアクチュエータ５
へ出力する。なお、全ての処理装置１Ａ〜１Ｃが一致し
なかった場合には何れの処理装置にもコマンド出力を行
わせず当該システムの使用者にエラー警告信号を送るよ
うにするという運用要求をすることもできる。
【００４４】
【表１】 ここで、白丸印（○）は、情報処理結果が一致した処理
装置を示している。
装置を示している。
【００４５】この実施例の情報処理システムではさら
に、以下のコマンド検証アルゴリズムを実行する。この
演算処理は、プロセッサ部２が正常で正しい情報処理が
行われていてもインタフェース回路３に異常があってコ
マンド信号が正しく出力されない場合に対処するもので
あり、図７〜図９は、上記各処理装置１Ａ〜１Ｃのプロ
セッサ部２がそれぞれ実行するコマンド検証アルゴリズ
ムを示すフローチャートである。
に、以下のコマンド検証アルゴリズムを実行する。この
演算処理は、プロセッサ部２が正常で正しい情報処理が
行われていてもインタフェース回路３に異常があってコ
マンド信号が正しく出力されない場合に対処するもので
あり、図７〜図９は、上記各処理装置１Ａ〜１Ｃのプロ
セッサ部２がそれぞれ実行するコマンド検証アルゴリズ
ムを示すフローチャートである。
【００４６】図７中ステップ41に示すように、優先度が
最も高い処理装置１Ａのプロセッサ部２は何も行わな
い。その一方、次に優先度が高い処理装置１Ｂのプロセ
ッサ部２は、図８に示すように、ステップ42で、アクチ
ュエータ５に何れかのインタフェース回路３から正しい
コマンド信号が送られたか否かを、アクチュエータ５に
繋がる回路からコマンド検証信号として戻されたコマン
ド信号の例えば最初の部分等から判断して、正しいコマ
ンド信号が送られた場合にはステップ43に進み、何もし
ないが、正しいコマンド信号が送られなかった場合に
は、さらにステップ44で、処理装置１Ａがアクチュエー
タ５にアクチュエーションコマンド信号を送るべきであ
ったか否かを判断し、処理装置１Ａ以外がコマンド信号
を送るべきであった場合にはステップ43へ進むが、処理
装置１Ａがコマンド信号を送るべきであった場合にはス
テップ45で、当該処理装置１Ｂがコマンド信号を送るよ
うに、コマンド送信信号を「１」信号にセットするとと
もに、処理装置１Ａに対する阻止信号Ｓ１を「１」信号
にセットし、処理装置１Ｃに対する阻止信号Ｓ２の状態
はそのまま維持する。
最も高い処理装置１Ａのプロセッサ部２は何も行わな
い。その一方、次に優先度が高い処理装置１Ｂのプロセ
ッサ部２は、図８に示すように、ステップ42で、アクチ
ュエータ５に何れかのインタフェース回路３から正しい
コマンド信号が送られたか否かを、アクチュエータ５に
繋がる回路からコマンド検証信号として戻されたコマン
ド信号の例えば最初の部分等から判断して、正しいコマ
ンド信号が送られた場合にはステップ43に進み、何もし
ないが、正しいコマンド信号が送られなかった場合に
は、さらにステップ44で、処理装置１Ａがアクチュエー
タ５にアクチュエーションコマンド信号を送るべきであ
ったか否かを判断し、処理装置１Ａ以外がコマンド信号
を送るべきであった場合にはステップ43へ進むが、処理
装置１Ａがコマンド信号を送るべきであった場合にはス
テップ45で、当該処理装置１Ｂがコマンド信号を送るよ
うに、コマンド送信信号を「１」信号にセットするとと
もに、処理装置１Ａに対する阻止信号Ｓ１を「１」信号
にセットし、処理装置１Ｃに対する阻止信号Ｓ２の状態
はそのまま維持する。
【００４７】さらに、最も優先度が低い処理装置１Ｃの
プロセッサ部２は、図９に示すように、ステップ46で、
アクチュエータ５に何れかのインタフェース回路３から
正しいコマンド信号が送られたか否かを、アクチュエー
タ５に繋がる回路からコマンド検証信号として戻された
コマンド信号の例えば最初の部分等から判断して、正し
いコマンド信号が送られた場合にはステップ47に進み、
何もしないが、正しいコマンド信号が送られなかった場
合には、次にステップ48で、処理装置１Ａがアクチュエ
ータ５にアクチュエーションコマンド信号を送るべきで
あったか否かを判断し、処理装置１Ａがコマンド信号を
送るべきであった場合にはさらにステップ49で、処理装
置１Ｂが正常でないか否かを判断する。
プロセッサ部２は、図９に示すように、ステップ46で、
アクチュエータ５に何れかのインタフェース回路３から
正しいコマンド信号が送られたか否かを、アクチュエー
タ５に繋がる回路からコマンド検証信号として戻された
コマンド信号の例えば最初の部分等から判断して、正し
いコマンド信号が送られた場合にはステップ47に進み、
何もしないが、正しいコマンド信号が送られなかった場
合には、次にステップ48で、処理装置１Ａがアクチュエ
ータ５にアクチュエーションコマンド信号を送るべきで
あったか否かを判断し、処理装置１Ａがコマンド信号を
送るべきであった場合にはさらにステップ49で、処理装
置１Ｂが正常でないか否かを判断する。
【００４８】そしてステップ49で、処理装置１Ｂが正常
であると判断した場合はステップ47へ進んでなにもしな
いが、処理装置１Ｂが正常でないと判断した場合はステ
ップ50へ進む。また上記ステップ48で、処理装置１Ａ以
外すなわち処理装置１Ｂがコマンド信号を送るべきであ
った場合にもステップ50へ進む。ステップ50では、当該
処理装置１Ｃがコマンド信号を送るように、コマンド送
信信号を「１」信号にセットするとともに、処理装置１
Ｂに対する阻止信号Ｓ１を「１」信号にセットし、処理
装置１Ａに対する阻止信号Ｓ２の状態はそのまま維持す
る。
であると判断した場合はステップ47へ進んでなにもしな
いが、処理装置１Ｂが正常でないと判断した場合はステ
ップ50へ進む。また上記ステップ48で、処理装置１Ａ以
外すなわち処理装置１Ｂがコマンド信号を送るべきであ
った場合にもステップ50へ進む。ステップ50では、当該
処理装置１Ｃがコマンド信号を送るように、コマンド送
信信号を「１」信号にセットするとともに、処理装置１
Ｂに対する阻止信号Ｓ１を「１」信号にセットし、処理
装置１Ａに対する阻止信号Ｓ２の状態はそのまま維持す
る。
【００４９】かかるコマンド検証アルゴリズムによれ
ば、例えば、プロセッサ部２が正常な処理装置１Ａ，１
Ｂのうちコマンド信号を出力すべき処理装置１Ａのイン
タフェース回路３に異常があってコマンド信号が全く出
力されなかったり正しくないコマンド信号が出力された
りした場合でも、直ちに処理装置１Ｂが処理装置１Ａの
のコマンド信号出力を阻止するとともに正しいコマンド
信号を送ってアクチュエータ５の作動を適正に制御する
ことができ、また例えば、処理装置１Ａのインタフェー
ス回路３に異常があって処理装置１Ａがコマンド信号を
出力できず、処理装置１Ｂもインタフェース回路３に異
常があってコマンド信号を全く出力できなかったり正し
くないコマンド信号を出力したりした場合でも、直ちに
処理装置１Ｃが処理装置１Ｂのコマンド信号出力を阻止
するとともに正しいコマンド信号を送ってアクチュエー
タ５の作動を適正に制御することができる。
ば、例えば、プロセッサ部２が正常な処理装置１Ａ，１
Ｂのうちコマンド信号を出力すべき処理装置１Ａのイン
タフェース回路３に異常があってコマンド信号が全く出
力されなかったり正しくないコマンド信号が出力された
りした場合でも、直ちに処理装置１Ｂが処理装置１Ａの
のコマンド信号出力を阻止するとともに正しいコマンド
信号を送ってアクチュエータ５の作動を適正に制御する
ことができ、また例えば、処理装置１Ａのインタフェー
ス回路３に異常があって処理装置１Ａがコマンド信号を
出力できず、処理装置１Ｂもインタフェース回路３に異
常があってコマンド信号を全く出力できなかったり正し
くないコマンド信号を出力したりした場合でも、直ちに
処理装置１Ｃが処理装置１Ｂのコマンド信号出力を阻止
するとともに正しいコマンド信号を送ってアクチュエー
タ５の作動を適正に制御することができる。
【００５０】従ってこの実施例の情報処理システムによ
れば、当該システムを構成する三つの処理装置１Ａ〜１
Ｃの過半数を超えない幾つかでの情報処理結果に異常が
あっても、それらのうちの何れか二つ以上の処理装置が
生成したコマンド信号を論理決定、例えば多数決で有効
とすることから、正常に生成されたコマンド信号を選択
することができる可能性が高いので、信頼性の高いコマ
ンド信号を得ることができる。
れば、当該システムを構成する三つの処理装置１Ａ〜１
Ｃの過半数を超えない幾つかでの情報処理結果に異常が
あっても、それらのうちの何れか二つ以上の処理装置が
生成したコマンド信号を論理決定、例えば多数決で有効
とすることから、正常に生成されたコマンド信号を選択
することができる可能性が高いので、信頼性の高いコマ
ンド信号を得ることができる。
【００５１】しかもこの実施例の情報処理システムによ
れば、コマンド信号を有効とする二つ以上の処理装置す
なわち正常に作動している可能性が高い処理装置のうち
で優先度が最先の単一の処理装置のみからコマンド信号
を制御対象へ出力することができるので、複数のコマン
ド信号の重なり合いやぶつかり合いによりアクチュエー
タ５の制御が困難になるのを防止することができる。
れば、コマンド信号を有効とする二つ以上の処理装置す
なわち正常に作動している可能性が高い処理装置のうち
で優先度が最先の単一の処理装置のみからコマンド信号
を制御対象へ出力することができるので、複数のコマン
ド信号の重なり合いやぶつかり合いによりアクチュエー
タ５の制御が困難になるのを防止することができる。
【００５２】そしてこの発明の情報処理システムによれ
ば、センサ４からの信号に基づきコマンド信号を生成す
る情報処理も、コマンド信号を有効とする論理決定、例
えば多数決処理も、その論理決定で有効とした複数の処
理装置からのコマンド信号の選択処理も、何れも三つの
処理装置１Ａ〜１Ｃで行うことから、システム内に多数
決論理回路やその制御回路のような単一故障点となる部
分を持たなくて済むので、充分な信頼性を持つ冗長系処
理システムを安価に構成することができる。
ば、センサ４からの信号に基づきコマンド信号を生成す
る情報処理も、コマンド信号を有効とする論理決定、例
えば多数決処理も、その論理決定で有効とした複数の処
理装置からのコマンド信号の選択処理も、何れも三つの
処理装置１Ａ〜１Ｃで行うことから、システム内に多数
決論理回路やその制御回路のような単一故障点となる部
分を持たなくて済むので、充分な信頼性を持つ冗長系処
理システムを安価に構成することができる。
【００５３】さらにこの実施例の情報処理システムによ
れば、処理装置の数を減らさない限りその数の如何にか
かわりなく上記各処理を行うことができることから、高
い拡張性を有するので、信頼度の要求に応じて処理装置
の数を増加させることで、容易にその要求に対応するこ
とができる。
れば、処理装置の数を減らさない限りその数の如何にか
かわりなく上記各処理を行うことができることから、高
い拡張性を有するので、信頼度の要求に応じて処理装置
の数を増加させることで、容易にその要求に対応するこ
とができる。
【００５４】さらにこの実施例の情報処理システムによ
れば、インタフェース回路３が、論理演算素子からな
り、フィードバックループを持たない組み合わせ回路で
構成されていて記憶素子を持たないことから、宇宙空間
でロケットや人工衛星の姿勢制御に使用した場合等に宇
宙放射線等の影響で記憶素子が反転するシングルイベン
トアップセット（ＳＥＵ）の可能性をインタフェース回
路３についてはなくすことができるので、プロセッサ部
２が論理決定、例えば多数決で決定した結果がＳＥＵに
起因する論理演算部の誤作動で無意味になるという事態
を有効に防止することができる。
れば、インタフェース回路３が、論理演算素子からな
り、フィードバックループを持たない組み合わせ回路で
構成されていて記憶素子を持たないことから、宇宙空間
でロケットや人工衛星の姿勢制御に使用した場合等に宇
宙放射線等の影響で記憶素子が反転するシングルイベン
トアップセット（ＳＥＵ）の可能性をインタフェース回
路３についてはなくすことができるので、プロセッサ部
２が論理決定、例えば多数決で決定した結果がＳＥＵに
起因する論理演算部の誤作動で無意味になるという事態
を有効に防止することができる。
【００５５】さらにこの実施例の情報処理システムによ
れば、処理装置１Ａ〜１Ｃが、コマンド信号の生成過程
で過去のコマンド信号を用いていて、それらの処理装置
１Ａ〜１Ｃのうちコマンド信号を有効とする処理装置以
外の他の処理装置が、先のステップ19，29，39で、その
生成したコマンド信号を放棄して、コマンド信号を有効
とする処理装置のコマンド信号に置き換えているので、
放射線等による記憶素子の反転エラー等の一過性のエラ
ーの影響がその後も続くのを防止し得て、システムの信
頼性を向上させることができる。
れば、処理装置１Ａ〜１Ｃが、コマンド信号の生成過程
で過去のコマンド信号を用いていて、それらの処理装置
１Ａ〜１Ｃのうちコマンド信号を有効とする処理装置以
外の他の処理装置が、先のステップ19，29，39で、その
生成したコマンド信号を放棄して、コマンド信号を有効
とする処理装置のコマンド信号に置き換えているので、
放射線等による記憶素子の反転エラー等の一過性のエラ
ーの影響がその後も続くのを防止し得て、システムの信
頼性を向上させることができる。
【００５６】そしてこの実施例の情報処理システムによ
れば、図４〜図６に示すように、符号や数値は異なるも
ののも、三つの処理装置１Ａ〜１Ｃのプロセッサ部２が
行う論理決定、例えば多数決の処理手順自体は共通であ
ることから、その論理決定を行うプログラムの開発時や
システムへのインストール時の作業者の作業の誤り低減
させることができるので、システムの信頼性を向上させ
ることができる。
れば、図４〜図６に示すように、符号や数値は異なるも
ののも、三つの処理装置１Ａ〜１Ｃのプロセッサ部２が
行う論理決定、例えば多数決の処理手順自体は共通であ
ることから、その論理決定を行うプログラムの開発時や
システムへのインストール時の作業者の作業の誤り低減
させることができるので、システムの信頼性を向上させ
ることができる。
【００５７】以上、図示例に基づき説明したが、この発
明は上述の例に限定されるものでなく、例えば、処理装
置の数は論理決定、例えば多数決のできる（すなわち同
じ情報処理結果となった処理装置の数が最も多い情報処
理結果を選択できる）三つ以上であれば、所要に応じて
適宜選択でき、例えば四つの場合には、二つの処理装置
の情報処理結果が一致したらそれらの処理装置を正しい
とし、二つづつの処理装置で情報処理結果が分かれたら
制御情報を出力する処理装置を優先度に基づいて決定す
るようにしても良い。また信号出力手段は上記センサ４
に限られず、制御対象も上記アクチュエータ５に限定さ
れるものではない。
明は上述の例に限定されるものでなく、例えば、処理装
置の数は論理決定、例えば多数決のできる（すなわち同
じ情報処理結果となった処理装置の数が最も多い情報処
理結果を選択できる）三つ以上であれば、所要に応じて
適宜選択でき、例えば四つの場合には、二つの処理装置
の情報処理結果が一致したらそれらの処理装置を正しい
とし、二つづつの処理装置で情報処理結果が分かれたら
制御情報を出力する処理装置を優先度に基づいて決定す
るようにしても良い。また信号出力手段は上記センサ４
に限られず、制御対象も上記アクチュエータ５に限定さ
れるものではない。
【図１】 この発明の冗長系情報処理システムの一実施
例の構成を示す構成図である。
例の構成を示す構成図である。
【図２】 上記実施例の冗長系情報処理システムにおけ
る各処理装置のインタフェース回路の回路構成を示す構
成図である。
る各処理装置のインタフェース回路の回路構成を示す構
成図である。
【図３】 上記実施例の冗長系情報処理システムにおけ
る三つの処理装置のプロセッサ部相互間、インタフェー
ス回路相互間、そして各処理装置のプロセッサ部とイン
タフェース回路相互間の接続状態を示す構成図である。
る三つの処理装置のプロセッサ部相互間、インタフェー
ス回路相互間、そして各処理装置のプロセッサ部とイン
タフェース回路相互間の接続状態を示す構成図である。
【図４】 上記実施例の冗長系情報処理システムにおけ
る処理装置１Ａのプロセッサ部のＣＰＵがそのプロセッ
サ部のメモリ内のプログラムに基づいて行う論理決定の
一例としての多数決のアルゴリズムを示すフローチャー
トである。
る処理装置１Ａのプロセッサ部のＣＰＵがそのプロセッ
サ部のメモリ内のプログラムに基づいて行う論理決定の
一例としての多数決のアルゴリズムを示すフローチャー
トである。
【図５】 上記実施例の冗長系情報処理システムにおけ
る処理装置１Ｂのプロセッサ部のＣＰＵがそのプロセッ
サ部のメモリ内のプログラムに基づいて行う論理決定の
一例としての多数決のアルゴリズムを示すフローチャー
トである。
る処理装置１Ｂのプロセッサ部のＣＰＵがそのプロセッ
サ部のメモリ内のプログラムに基づいて行う論理決定の
一例としての多数決のアルゴリズムを示すフローチャー
トである。
【図６】 上記実施例の冗長系情報処理システムにおけ
る処理装置１Ｃのプロセッサ部のＣＰＵがそのプロセッ
サ部のメモリ内のプログラムに基づいて行う論理決定の
一例としての多数決のアルゴリズムを示すフローチャー
トである。
る処理装置１Ｃのプロセッサ部のＣＰＵがそのプロセッ
サ部のメモリ内のプログラムに基づいて行う論理決定の
一例としての多数決のアルゴリズムを示すフローチャー
トである。
【図７】 上記実施例の冗長系情報処理システムにおけ
る処理装置１Ａのプロセッサ部が行うコマンド検証アル
ゴリズムを示すフローチャートである。
る処理装置１Ａのプロセッサ部が行うコマンド検証アル
ゴリズムを示すフローチャートである。
【図８】 上記実施例の冗長系情報処理システムにおけ
る処理装置１Ｂのプロセッサ部が行うコマンド検証アル
ゴリズムを示すフローチャートである。
る処理装置１Ｂのプロセッサ部が行うコマンド検証アル
ゴリズムを示すフローチャートである。
【図９】 上記実施例の冗長系情報処理システムにおけ
る処理装置１Ｃのプロセッサ部が行うコマンド検証アル
ゴリズムを示すフローチャートである。
る処理装置１Ｃのプロセッサ部が行うコマンド検証アル
ゴリズムを示すフローチャートである。
【符号の説明】 １Ａ，１Ｂ，１Ｃ 処理装置 ２ プロセッサ部 ２ａ 中央処理ユニット（ＣＰＵ） ２ｂ メモリ（ＭＥＭ） ２ｃ クロック回路（ＣＬＫ） ２ｄ ネットワークコントローラ（ＮＣ） ３ インタフェース部 ３ａ，３ｂ インタフェース回路 ３ｃ ＡＮＤ素子 ３ｄ ＮＡＮＤ素子 ３ｅ ゲート素子 ３ｆ 信号回路 ４ センサ ５ アクチュエータ ６ ネットワーク
───────────────────────────────────────────────────── フロントページの続き (71)出願人 500302552 株式会社アイ・エイチ・アイ・エアロスペ ース 東京都千代田区大手町二丁目２番１号 (72)発明者 スコット エイ マクダーモット アメリカ合衆国 ヴァージニア州 20109 −6450 マナッサス ラピダン レイン 10439 (72)発明者 森 欣司 東京都町田市金井１−15−８ (72)発明者 矢代 裕之 神奈川県横浜市神奈川区宝町２番地 日産 自動車株式会社内 Ｆターム(参考） 5B034 AA05 CC01 DD01
Claims (5)
- 【請求項１】 三つ以上の処理装置（１Ａ，１Ｂ，１
Ｃ）により共通の信号出力手段（４）からの信号に基づ
きそれぞれ所定の情報処理を行って制御情報を生成し、
それらの制御情報のうちから論理決定によって決定した
制御情報によって共通の制御対象（５）の制御を行う冗
長系情報処理システムにおいて、 前記三つ以上の処理装置が各々、 前記三つ以上の処理装置による前記制御情報の生成過程
における情報処理結果を集めて、何れの処理装置が生成
した制御情報を有効とするかを論理決定により決定し、
前記三つ以上の処理装置のうちの当該処理装置を含む二
つ以上の処理装置が生成した制御情報を有効とする場合
は、あらかじめ定められた優先度に基づきそれら制御情
報を有効とする処理装置のうちで当該処理装置の優先度
が最先の場合には制御情報送信信号を出力する一方最先
でない場合には制御情報送信信号を出力しないようにす
るとともに、制御情報を有効とする処理装置以外の他の
処理装置にそれぞれ制御情報阻止信号を出力し、前記三
つ以上の処理装置のうちの当該処理装置を除く他の処理
装置が生成した制御情報を有効とする場合は、制御情報
送信信号を出力しないようにするとともに、他の処理装
置に制御情報阻止信号を出力しないようにする送信可否
決定部（２）を具えることを特徴とする、冗長系情報処
理システム。 - 【請求項２】 前記三つ以上の処理装置が各々、 前記三つ以上の処理装置のうちの当該処理装置を除く他
の処理装置からの前記制御情報阻止信号を入力し、その
制御情報阻止信号の入力数が前記論理決定で有効とする
所定数未満でかつ当該処理装置の前記送信可否決定部が
前記制御情報送信信号を出力している場合は、当該処理
装置が生成した制御情報を前記制御対象に出力し、前記
制御情報阻止信号の入力数が前記所定数以上の場合は、
当該処理装置の前記送信可否決定部が前記制御情報送信
信号を出力していても当該処理装置が生成した制御情報
を前記制御対象に出力しない論理演算部（３）をさらに
具えることを特徴とする、請求項１記載の冗長系情報処
理システム。 - 【請求項３】 前記論理演算部は、論理演算素子からな
り、フィードバックループを持っていない組み合わせ回
路（３）で構成されていることを特徴とする、請求項２
記載の冗長系情報処理システム。 - 【請求項４】 前記処理装置が、前記制御情報の生成過
程で過去の制御情報を用いるものである場合に、 制御情報を有効とする処理装置以外の他の前記処理装置
は、その生成した制御情報を、制御情報を有効とする処
理装置の制御情報に書き換えて、その書き換えた制御情
報を次回の制御情報の生成過程に用いることを特徴とす
る、請求項２または３記載の冗長系情報処理システム。 - 【請求項５】 前記三つ以上の処理装置の前記送信可否
決定部が行う論理決定の処理手順は共通であることを特
徴とする、請求項１から４までの何れか記載の冗長系情
報処理システム。
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|---|---|---|---|
| JP2000118083A JP4477739B2 (ja) | 2000-04-19 | 2000-04-19 | 冗長系情報処理システム |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP2000118083A JP4477739B2 (ja) | 2000-04-19 | 2000-04-19 | 冗長系情報処理システム |
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2001
- 2001-04-18 US US09/836,229 patent/US6940811B2/en not_active Expired - Fee Related
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