JPH03116390A

JPH03116390A - データフロー型計算機の誤演算防止用制御モジュール

Info

Publication number: JPH03116390A
Application number: JP1254373A
Authority: JP
Inventors: Takeshi Kikuchi; 剛菊池
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-09-29
Filing date: 1989-09-29
Publication date: 1991-05-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、データフロー型計算機に使用するのに適する
制御モジュールに関し、特に、実行の信頼性が要求され
る分野に適する誤演算防止用制御モジュールに関する。

従来の技術データフロー計算機の従来の技術を第３図〜第５図によ
って説明する。

第３図は従来のデータフロー計算機の一例の構成を示す
ブロック図、第４図はデータフロー計算機のデータバス
信号の一例を示す構成図である。

演算モジュール１２ａ、１２ｂはそれぞれバスインタフ
ェースｌｌａ、ｌｌｂに接続されており、各バスインタ
フェースはデータバスによって互いに接続されている。

データバスを流れるデータバス信号１１１は第４図に示
すようにバスインタフェースセレクトフラグＳＦと変数
名ＩＤ、データ部ＤＡとから構成される。

データバス信号１１１はバスインタフェースセレクトフ
ラグＳＦにて指定されるバスインタフェースにて取り込
まれ、変数名ＩＤとデータ部ＤＡが入力データ信号１０
１として演算モジュール１２ａに出力される。

各演算モジュール１２ａ、１２ｂは、予め制御回路１３
より設定されたプログラムに従い、変数名ＩＤに応じて
データ部ＤＡに対する処理を行い、新しいバスインタフ
ェースセレクトフラグＳＦと変数名ＩＤを付加して演算
出力信号をバスインタフェースｉｔａ。

１１ｂに出力する。

本動作の繰り返しにより、データフロー型計算機ではプ
ログラムを実行する。これをフロー図の形で表現した例
が第５図である。

発明が解決しようとする課題しかしながら、上述した従来のデータフロー型計算機の
プログラム実行では、演算の障害が発生した場合に、回
復が困難であるという欠点がある。特に、障害によりデ
ータの流れが途切れた場合に、これを認識する手段を持
たない為に、プログラムの実行が停止してしまうという
欠点がある。

本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能としたデータフロー型計算機の新
規な誤演算防止用制御モジュールを提供することにある
。

課題を解決するための手段上記目的を達成する為に、本発明に係る誤演算防止用制
御モジュールは、変数名を表す符号を伴う入力データ信
号を入力する入力回路と、入力データ信号と入力状態を
記憶する記憶回路と、変数名に基づいて対応する入力デ
ータ信号を比較しデータが一致する場合には出力データ
として後記出力回路に送る判定回路と、出力データに新
しい変数名を付加して出力データ信号として出力する出
力回路とを備えて構成される。

実施例次に本発明をその好ましい一実施例について図面を参照
しながら具体的に説明する。

第１図は本発明の一実施例を示したブロック構成図であ
る。

第１図を参照するに、バスインタフェース１１に入力さ
れるデータバス信号１１１は第４図に示す構成である。

制御モジュール１２は、バスインタフェース１１より入
力データ信号１０１を入力し、内部の入力回路１、記憶
回路２、比較回路３、出力回路４を通して出力データ信
号１０７をバスインタフェース１１へ出力する。

入力回路１は、入力データ信号１０１を入力すると、変
数名とデータを分離し、データをデータ信号１０２とし
て、変数名は制御回路１３で予め設定したプログラムに
従って内部変数１０３として出力する。

記憶回路２は、内部変数１０３とデータ信号１０２を入
力し、内部変数１０３に応じた状態フラグ２１をチェッ
クする。状態フラグ２１が「初期」ならばデータ信号１
０２の内容をメモリ２２へ記憶して状態フラグ２１をｒ
未比較Ｊとする０次の入力データ信号が入力されてきて
、状態フラグ２１が「未比較」ならばデータ信号１０４
としてデータを出力し、更にメモリ２２に記憶したデー
タを比較データ１０５として出力する。状態フラグが「
比較済」ならば何も出力をしないで終了する。

比較回路３は記憶回路２よりデータ信号１０４と比較信
号１０５を入力し、２データの比較を行う。

一致時には制御信号１０８により記憶回路２に一致を通
知し、更にデータを正データ１０６として出力回路４に
出力する。不一致時には制御信号１０８により記憶回路
２に不一致が通知される。

記憶回路２は制御信号１０８により一致を通知されると
、状態フラグ２１を「比較済」に変更する。

不一致を通知されたときには別データがメモリ２２に記
憶されている場合にはそれを比較データ１０５として再
出力する。別データがメモリ２２になげれば、データ信
号１０２の内容をメモリ２２へ別データとして追加記憶
する。

出力回路４は正データ信号１０６を入力し、内部変数１
０３に応じて予め設定したプログラムに従い、新変数名
を付加した出力データ信号１０７をバスインタフェース
１１へ出力する。

第２図は本発明の応用例を第５図の従来例に対応して表
現した例である。

第２図において、同一の演算内容である演算Ａ〜演算Ｎ
を３本並行して実施し、演算結果を本発明の制御モジュ
ールに入力することにより、３本のうち１本のフロー中
で発生する演算エラー或いはデータの消滅の影響を無視
することが可能になる。

発明の詳細な説明したように、本発明によれば、複数の入力データ
を比較し、最初に一致したデータを正データとして出力
する為に、データフロー型計算機において多数決原理に
よる誤演算防止機能を実現することを可能にする効果が
得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図、第２
図は本発明の応用例を示すプログラムフロー図、第３図
は従来のデータフロー型計算機の一例の構成を示すブロ
ック図、第４図はデータフロー型計算機のデータバス信
号の一例を示す構成図、第５図は従来のプログラムフロ
ー図である。１・・・入力回路、２・・・記憶回路、３・・・比較回
路、４・・・出力回路、１１．ｌｌａ、ｌｌｂ・・・バ
スインタフェース、１２・・・制御モジュール、１２ａ
、１２ｂ・・・　演算モジュール、１３・・・制御回路
、２１・・・状態フラグ、２２・・・メモリ、１０１・
・・入力データ信号、１０２・・・データ信号、１０３
・・・内部変数、１０４・・・データ信号、１０５・・
・比較データ信号、１０６・・・正データ信号、１０７
・・・出力データ信号、１０８・・・制御信号、１１１
・・・データバス信号

Claims

【特許請求の範囲】

（１）、変数名を表す符号を伴う入力データ信号を入力
する入力回路と、前記入力データ信号と入力状態を記憶
する記憶回路と、前記変数名に基づいて対応する入力デ
ータ信号を比較しデータが一致する場合には出力データ
として後記出力回路に送る判定回路と、前記出力データ
に変数名を表す符号を付加して出力データ信号として出
力する出力回路とを備えることを特徴とするデータフロ
ー型計算機の誤演算防止用制御モジュール。
（２）、前記記憶回路は、前記変数名に応じた状態フラ
グをチェックする第１の記憶部と、データ信号を記憶す
る第２の記憶部とを有し、状態フラグが“初期”ならば
データ信号を前記第２の記憶部に記憶させると共に状態
フラグを“未比較”とし、状態フラグが“未比較”なら
ばデータを出力すると共に前記第２の記憶部に記憶され
たデータを比較データとして前記判定回路に出力し、状
態フラグが“比較済”ならば何も出力しないことを更に
特徴とする請求項（１）に記載のデータフロー型計算機
の誤演算防止用制御モジュール。