JPH0413848Y2

JPH0413848Y2 -

Info

Publication number: JPH0413848Y2
Application number: JP1983052066U
Authority: JP
Priority date: 1983-04-07
Filing date: 1983-04-07
Publication date: 1992-03-30
Also published as: JPS59157321U

Description

【考案の詳細な説明】 (イ) 産業上の利用分野本考案は、増幅器の電源投入時のシヨツク音発
生を防止する為のシヨツク音防止回路に関するも
ので、特に負帰還量が大である負帰還増幅器に用
いて好適なシヨツク音防止回路に関する。 (ロ) 従来技術従来、第１図に示す如く、反転入力端子１と、
非反転入力端子２と、出力端子３とを備え、信号
源４から入力コンデンサ５及び入力抵抗６を介し
て前記反転入力端子１に入力信号が印加され、前
記出力端子３から帰還抵抗７を介して前記反転入
力端子１に負帰還信号が印加され、前記非反転入
力端子２に抵抗８を介してバイアス源９からのバ
イアス電圧が印加される様に構成された反転入力
型負帰還差動増幅器１０が知られている。この増
幅器１０は、反転入力端子１と非反転入力端子２
との間の電位差が約100ｍＶ程度以上となると、
出力信号が飽和する様に設定されているが、電源
スイツチ１１の投入時には、非反転入力端子２が
直ちにバイアス電圧（＋V_B）迄立上るのに対し、
反転入力端子１が略接地電位である為に、出力端
子３に得られる出力電圧が電源投入後直ちに電源
電圧（＋V_CC）迄上昇し、大きなシヨツク音を発
生するという欠点を有していた。 (ハ) 考案の目的本考案は、上述の点に鑑み成されたもので、反
転入力型負帰還差動増幅器における電源投入時に
発生するシヨツク音を、効果的に防止し得るシヨ
ツク音防止回路を提供せんとするものである。 (ニ) 考案の構成本考案に係るシヨツク音防止回路は、バイアス
電圧を反転入力端子に印加する為の第１信号路
と、前記バイアス電圧を遅延させること無く発生
する第２信号路と、前記バイアス電圧を遅延させ
る為の遅延回路を含む第３信号路と、前記第２及
び第３信号路の出力電圧を比較する比較回路と、
該比較回路の出力信号に応じて前記非反転入力端
子を接地する接地回路とによつて構成される。 (ホ) 実施例第２図は、本考案の一実施例を示す回路図で、
１２は反転入力端子１３と非反転入力端子１４
と、出力端子１５とを備える差動増幅部、１６は
該増幅部１２の反転入力端子１３に入力コンデン
サ１７及び入力抵抗１８を介して入力信号を印加
する為の入力信号源、１９は前記反転入力端子１
３に前記出力端子１５に得られる出力信号を負帰
還する為の負帰還抵抗、２０は抵抗２１を介して
前記非反転入力端子１４にバイアス電圧（＋V_B）
を印加する為のバイアス電源、２２は該バイアス
電源２０から得られるバイアス電圧を反転入力端
子１３に印加する為の第１信号路を形成する第１
抵抗、２３は前記バイアス電圧を遅延させること
無く発生させる為の第２信号路を形成する第２抵
抗、２４は前記バイアス電圧を遅延させる為の第
３抵抗２５及びコンデンサ２６から成る遅延回路
（第３信号路を形成）、２７はエミツタが前記第２
抵抗２３の一端に、ベースが前記コンデンサ２６
の一端に接続された比較回路となるPNPトラン
ジスタ、及び２８は該PNPトランジスタ２７の
コレクタ電流に応じて動作し、コレクタが非反転
入力端子１４に接続されて接地回路を構成する
NPNトランジスタである。尚、２９は電源電圧
（＋V_CC）を前記増幅部１２に印加する為の電源
スイツチ３０に連動するスイツチであり、電源投
入時にバイアス電源２０を前記増幅部１２に接続
する為に配置されている。次に動作を説明する。時刻t₀に電源スイツチ３
０を投入すると、それに連動してスイツチ２９も
投入され、第３図イに示す如く、増幅部１２に電
源電圧（＋V_CC）が印加されるとともに、第３図
ロに示す如く、第１乃至第３信号路にバイアス電
圧（＋V_B）が印加される。しかして、前記増幅
部１２の反転入力端子１３の電圧は、入力抵抗１
８の値をR₀、第１抵抗２２の値をR₁とすれば、
第３図ニに示す如く、電源投入後直ちに、V₁＝
R₀／R₀＋R₁V_B迄上昇し、その後、入力コンデンサ１７の充電に応じて上昇する。また、遅延回路２４
のコンデンサ２６が初期に完全放電状態にあると
すれば、電源の投入によりスイツチ２９が閉成さ
れた直後には、PNPトランジスタ２７のエミツ
タ電圧が直ちに＋V_B迄上昇するのに対し、ベー
ス電圧が零であるので、前記PNPトランジスタ
２７は直ちにオンとなり、それに応じてNPNト
ランジスタ２８も直ちにオンとなる。その為、増
幅部１２の非反転入力端子１４は、電源投入直後
に前記NPNトランジスタ２８のコレクタ・エミ
ツタ路によつて接地されて、第３図ハに示す如く
零電位に保たれ、その結果、反転入力端子１３の
電圧が非反転入力端子１４の電圧よりも高くな
り、出力端子１５に出力電圧は発生しない。時間が経過しコンデンサ２６の充電が進み、該
コンデンサ２６の端子電圧V_Cが時刻t₁でV_C＝V_B
−V_EB（ただし、V_EBはPNPトランジスタ２７のエ
ミツタ・ベース間電圧）に到達すると、前記
PNPトランジスタ２７がオフし始め、そのコレ
クタ電流が減少し始める。その為、NPNトラン
ジスタ２８もオフし始め、そのコレクタ電流が減
少し始めて、非反転入力端子１４の電圧が第３図
ハに示す如く、上昇を開始する。時刻t₂となり、第３図ハ及びニに示す如く、非
反転入力端子１４の電圧と、反転入力端子１３の
電圧とが略等しくなると、増幅部１２が動作を開
始し、第３図ホに示す如く、前記増幅部１２の出
力端子１５の電圧が上昇を開始する。前記増幅部
１２は、80dB程度の裸利得を有しており、負帰
還の結果、20dB程度の利得となる様に回路設計
が成されている。その為、負帰還量が60dB程度
と大であり、出力端子１５に出力電圧が発生する
と、負帰還抵抗１９を介して反転入力端子１３に
大なる負帰還が行なわれ、前記反転入力端子１３
の電圧は、出力電圧に追随して上昇する。従つ
て、出力電圧が発生した後は反転入力端子１３及
び非反転入力端子１４の電圧が略等しく上昇し、
コンデンサ２６の充電特性に応じて定常状態に移
行するので、第３図ホに示す如く、増幅部１２の
出力電圧は指数関数的に上昇し、増幅部１２から
はシヨツク音が発生しない。増幅部１２が定常状態に達すると、コンデンサ
２６は完全充電状態となり、PNPトランジスタ
２７のベース電圧及びエミツタ電圧は等しくバイ
アス電圧（＋V_B）となり、前記PNPトランジス
タ２７及びNPNトランジスタ２８は完全にオフ
となり、増幅部１２に対して何ら作用しない。そ
の結果、増幅部１２の非反転入力端子１４はバイ
アス電源２０によりバイアスされ、その電圧はバ
イアス電圧（＋V_B）に維持されるとともに、負
帰還作用により、反転入力端子１３の電圧もバイ
アス電圧（＋V_B）に維持される。 (ヘ) 考案の効果以上述べた如く、本考案に依れば、シヨツク音
の発生が確実に防止出来るという利点を有する。
また、本考案に依れば、定常状態において、シヨ
ツク音を防止する為に付加された回路が増幅器に
何ら悪影響を及ぼさないという利点を有する。更
に、本考案に依れば、増幅器の非反転入力端子を
制御するだけでシヨツク音の発生が防止出来るの
で、遅延回路のコンデンサの充電時定数が任意に
設定出来、回路設計が容易になるという利点を有
する。

【図面の簡単な説明】

第１図は、従来の反転入力型負帰還差動増幅器
を示す回路図、第２図は本考案の一実施例を示す
回路図、及び第３図イ乃至ホはその各部の電圧を
示す特性図である。主な図番の説明、１２……差動増幅部、１３…
…反転入力端子、１４……非反転入力端子、１５
……出力端子、２４……遅延回路、２７，２８…
…トランジスタ。

Claims

【実用新案登録請求の範囲】

反転入力端子と非反転入力端子と出力端子とを
備え、前記反転入力端子に入力コンデンサ及び入
力抵抗を介して入力信号を印加するとともに、帰
還抵抗を介して前記出力端子に得られる出力信号
を負帰還し、前記非反転入力端子に電源電圧に依
存しない一定のバイアス電圧を印加する様にした
反転入力型負帰還差動増幅器において、前記バイ
アス電圧をバイアス投入と同時に前記反転入力端
子に印加する為の第１信号路と、前記バイアス電
圧を遅延すること無く発生させる第２信号路と、
前記バイアス電圧を遅延させる為の遅延回路を含
む第３信号路と、前記第２信号路の出力電圧と前
記第３信号路の出力電圧とを比較する比較回路
と、該比較回路の出力信号に応じて電源投入後一
定時間前記非反転入力端子を直接接地する為の接
地回路とから成るシヨツク音防止回路。