JPH04138283U - タイミング発生器 - Google Patents

タイミング発生器

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Publication number
JPH04138283U
JPH04138283U JP4625291U JP4625291U JPH04138283U JP H04138283 U JPH04138283 U JP H04138283U JP 4625291 U JP4625291 U JP 4625291U JP 4625291 U JP4625291 U JP 4625291U JP H04138283 U JPH04138283 U JP H04138283U
Authority
JP
Japan
Prior art keywords
delay
clock
timing clock
sub
period
Prior art date
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Pending
Application number
JP4625291U
Other languages
English (en)
Inventor
稔 小林
Original Assignee
株式会社アドバンテスト
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Publication date
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Abstract

(57)【要約】 【目的】 主タイミングクロックに対する副タイミング
クロックの発生開始遅延量を主タイミングクロックの周
期Ｔｍより大とすることができる。 【構成】 主周期発生器１１からの主タイミングクロッ
クは切替え回路１４により、カウンタ方式の遅延発生器
１２ａ，１２ｂに交互に振り分け供給される。遅延発生
器１２ａ，１２ｂの各出力遅延クロックは合成回路１５
で合成されて副周期発生器１３へ供給される。副周期発
生器１３では入力クロックごとに設定された周期で副タ
イミングクロックを発生する。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
この考案は例えばビデオＲＡＭ（ＶＲＡＭ）を試験するために必要とする主タ イミングクロックと、その各主タイミングクロックごとにこれに対して遅延した 副タイミングクロックとを発生するタイミング発生器に関する。
【０００２】
【従来の技術】
従来のこの種のタイミング発生器は図３に示すように、主周期発生器１１から 図２Ｂに示すような設定された周期Ｔｍ中の主タイミングクロックが発生され、 この主タイミングクロックはカウンタを利用した遅延発生器１２へ供給され、設 定された遅延量Ｄｔだけ遅延されて副周期発生器１３へ供給される。副周期発生 器１３は遅延された主タイミングクロックが入力されるごとに設定された周期Ｔ ｓの副タイミングクロックを発生する。
【０００３】 例えば主タイミングクロックをテストレイトとしてＶＲＡＭ中のＲＡＭ部を試 験するためのテストパターン、その他試験に必要なタイミングなどを発生し、副 タイミングクロックをテストレイトとしてＶＲＡＭ中のシフトレジスタ部を試験 するためのテストパターン、その他試験に必要なタイミングなどを発生してＶＲ ＡＭの試験を行うために主タイミングクロック、副タイミングクロックが用いら れる。
【０００４】
【考案が解決しようとする課題】
従来において遅延発生器１２で発生させる遅延量Ｄｔを主タイミングクロック の周期Ｔｍ以上にすると、図２Ｃに示すように、主タイミングクロックの１つに 対する遅延発生器１２から遅延クロックが出力される前に次の主タイミングクロ ックが遅延発生器１２に入力され、その遅延発生器１２内のカウンタがリセット され、つまり再起動されてしまうため、副周期発生器１３に遅延クロックが入力 されず、副タイミングクロックを発生させることができない。つまり従来におい ては副タイミングクロックの発生開始時点を主タイミングクロックに対してその 周期Ｔｍより遅らせることはできなかった。
【０００５】
【課題を解決するための手段】
この考案によれば主タイミングクロックの周期のＮ倍（Ｎは２以上の整数）以 内の遅延を行わせることができる遅延発生器がＮ個設けられ、主タイミングクロ ックが１個ずつ切替え回路によりＮ個の遅延発生器へ順次繰返し供給される。こ れらＮ個の遅延発生器の各遅延出力クロックは合成回路で合成され、その合成出 力クロックが副周期発生器へ供給される。
【０００６】
【実施例】
図１にこの考案の実施例を示す。この考案ではＮ個（この実施例ではＮ＝２） の遅延発生器１２ａ，１２ｂが設けられ、主周期発生器１１からの主タイミング クロックは１つずつ切替え回路１４により遅延発生器１２ａ，１２ｂに順次繰返 し供給される。遅延発生器１２ａ，１２ｂはそれぞれカウンタを用いた遅延回路 であって、主タイミングクロックの周期ＴｍのＮ＝２倍の範囲内で設定した遅延 量だけそれぞれ、入力クロックを遅延して出力するものである。
【０００７】 これら遅延発生器１２ａ，１２ｂの各遅延出力クロックは合成回路１５で合成 され、その合成出力クロックは副周期発生器１３へ供給される。 この構成によれば図２Ａに示すように主タイミングクロックの１つＣＫ1 が一 方の遅延発生器１２ａに供給され、その設定遅延量Ｄｔが周期Ｔｍ以上であり、 この遅延発生器１２ａが遅延動作を行っている間に、次の主タイミングクロック ＣＫ2 が発生しても、これは他方の遅延発生器１２ｂへ供給され、遅延発生器１ ２ａが再起動されるおそれがなく、設定した遅延量で遅延発生器１２ａから出力 クロックが生じ、これにより副周期発生器１３が起動される。従って副周期発生 器１３から図２Ａに示すように主タイミングクロックの１つＣＫ1 に対し、設定 した遅延量だけ遅延した時点から副タイミングクロックが発生する。
【０００８】 上述において遅延発生器の数Ｎは２以上でもよい。また副タイミングクロック の周期Ｔｓは主タイミングクロックの周期Ｔｍより大であってもよい。
【０００９】
【考案の効果】
以上述べたようにこの考案によれば、主タイミングクロックを１つずつＮ個の 遅延発生器へ順次繰返し振り分け、これら遅延発生器の出力を合成して副周期発 生器へ供給するようにしたため、各遅延発生器で主タイミングクロックの周期Ｔ ｍのＮ倍以内で、Ｔｍ以上の遅延を行わせることができ、従来よりも使用制限の 範囲が拡大される。
【図面の簡単な説明】
【図１】この考案の実施例を示すブロック図。
【図２】主タイミングクロックと副タイミングクロック
との関係例を示す図。
【図３】従来のタイミング発生器を示すブロック図。

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項１】 主タイミングクロックを発生する主周期
    発生器と、入力されたクロックを、上記主タイミングク
    ロックの周期のＮ倍（Ｎは２以上の整数）以内の遅延を
    与えることができるＮ個の遅延発生器と、上記主タイミ
    ングクロックを１個ずつ上記Ｎ個の遅延発生器へ順次繰
    返し供給する切替え回答と、上記Ｎ個の遅延発生器の各
    遅延出力クロックを合成する合成回路と、その合成回路
    の各出力クロックごとに起動され、副タイミングクロッ
    クを発生する副周期発生器と、を具備するタイミング発
    生器。
JP4625291U 1991-06-19 1991-06-19 タイミング発生器 Pending JPH04138283U (ja)

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JPH04138283U true JPH04138283U (ja) 1992-12-24

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH022960A (ja) * 1988-06-16 1990-01-08 Advantest Corp パターン発生装置
JPH02246514A (ja) * 1989-03-20 1990-10-02 Hitachi Ltd タイミング信号発生器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH022960A (ja) * 1988-06-16 1990-01-08 Advantest Corp パターン発生装置
JPH02246514A (ja) * 1989-03-20 1990-10-02 Hitachi Ltd タイミング信号発生器

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A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19990518