JPH04134963A - ファクシミリ信号伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、アナログ回線を介して通信を行うＧ３ファ
クシミリ装置の信号をディジタル回線を用いて伝送する
ファクシミリ信号伝送装置に関するものである。

〔従来の技術］ 第３図は従来のファクシミリ信号伝送装置を示すブロッ
ク図である。図において、１はファクシミリ装置の制御
信号および画信号に関する変復調を行うモデム部、５は
各ブロックの制御を行うＣＰＵ部、６は発着呼情報を扱
う発着呼制御部、７はアナログ回線９を接続するアナロ
グ回線インタフェース部、８はディジタル伝送路１０を
接続するディジタル伝送路インタフェース部、１６はシ
リアル−パラレル変換部、１７はデータを一次蓄積する
メモリ部、１８はフレームの組立、分解を行うＨＤＬＣ
部、１９はバスである。

次に動作について説明する。Ｇ３ファクシミリ装置（図
示せず）からアナログ回線インタフェース部７を介して
入力された信号は、モデム部１で復調されディジタル化
された信号となる。そして、０２０部５の制御のもとに
、ディジタル化された信号はシリアル−パラレル変換部
１６でパラレルデータとなった後、メモリ部１７に一旦
蓄積される。さらに、０２０部５の制御のもとに、メモ
リ部１７内のデータは、ＨＤＬＣ部１８でフレーム化さ
れた後にディジタル伝送路インタフェース部８に出力さ
れる。そして、ディジタル伝送路インタフェース部８は
、１６ｋｂｐｓの速度でフレーム化されたデータをディ
ジタル伝送路１０に送出する。

一方、ディジタル伝送路１０から受信したデータは、デ
ィジタル伝送路インタフェース部８を介してＨＤＬＣ部
１８に入力する。そして、０２０部５の制御のもとに、
ＨＤＬＣ部１Ｂでフレーム分解されたデータは、メモリ
部１７に一旦蓄積される０次に、０２０部５の制御のも
とに、メモリ部１７内のデータは、シリアル−パラレル
変換部１６に与えられる。ここで、シリアルデータとさ
れた後に、このシリアルデータをもとにモデム部１で変
調された信号は、アナログ回線インタフェース部７を介
してアナログ回線９に送出される。

ここで、メモリ部１７は、Ｇ３ファクシミリ装置側のク
ロックとディジタル伝送路側のクロックとの周波数差に
よるビットエラーを防止するために、データを一旦バッ
ファリングするためのものである。

また、０２０部５は、アナログ回線９、アナログ回線イ
ンタフェース部７および発着呼制御部６を介して受は取
った発着呼情報を、インチャネル方式の場合には、パタ
ーン化した後にＨＤＬＣ部１８に渡す、ＨＤＬＣ部１日
は、パターン化された発着呼情報をディジタル伝送路１
０に送出するために、ディジタル伝送路インタフェース
部８に出力する。データとは別に発着呼情報専用のビッ
トを使うアウトチャネル方式の場合には、発着呼情報ビ
ットを、ディジタル伝送路ｌＯに送出するために、直接
ディジタル伝送路インタフェース部８に渡す。

ディジタル伝送路１０から受信した発着呼情報は、送出
の場合と逆の処理が施されてアナログ回線に送出される
。

第４図はファクシミリ信号伝送装置が介在したディジタ
ル伝送路を多リンク接続したシステムの一例を示すシス
テム構成図である０図において、１１はＧ３ファクシミ
リ装置、１２はＧ３ファクシミリ装置を収容した構内交
換機、１３はファクシミリ信号伝送装置を実装した多重
化装置またはファクシミリ信号伝送装置そのもの、１４
は中継用の交換機、１５は構内配線を示す、このように
構成することにより、遠隔地の任意のファクシミリ装置
１１間で、ディジタル伝送路１０を用いたファクシミリ
通信が可能になる。

〔発明が解決しようとする課題〕

従来のファクシミリ信号伝送装置は以上のように構成さ
れているので、ファクシミリ装置から受信した信号をメ
モリ部１７に一旦蓄積することに起因するファクシミリ
装置間における信号の遅延が発生する。このために、第
４図に示すようなシステムでは、総遅延量は１つのディ
ジタル伝送路１０に接続されたファクシミリ信号伝送装
置における遅延のリンク数倍となり、ファクシミリ装置
１１間において伝送制御上のタイムアウトが生じてしま
うという課題があった。また、一般に、ディジタル伝送
路１０にデータを送出するために、９、６　ｂｐｓのフ
ァクシミリデータをＨＤＬＣ手順化し１６ｋｂｐｓの速
度でデータを伝送しているために、５、４　ｋｂｐｓに
相当する余分な伝送容量を使用しているという課題があ
った。

なお、先行技術として特開昭６２−４７２５５号公報に
示されたものがある。

この発明は上記のような課題を解消するためになされた
もので、多リンクシステムにおいても、タイムアウトを
生ずることなくリアルタイムでファクシミリ装置間の通
信を行うことができ、しかも、伝送容量を低減させて通
信コストを低減することができるファクシミリ信号伝送
装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るファクシミリ信号伝送装置は、モデム部
が出力したクロック信号とディジタル回線で用いられる
クロック信号との周波数差を検出するとともに、この周
波数差に応じて、モデム部が出力したデータ（ディジタ
ル化された制御信号および画信号）からビットを抜き取
り、またはそのデータにダミービットを挿入し、かつ、
周波数差を示す情報と抜き取られたビットを伝送するた
めのデータ用ビットとを含むスタッフ同期ビットを発生
し、発生したスタッフ同期ビットを制御信号および画信
号とともにディジタル伝送路インタフェース部に出力す
る送信側スタッフ回路部と、ディジタル伝送路インタフ
ェース部から入力したデータから周波数差情報を抽出す
るとともに、そのデータからスタッフ同期ビットおよび
ダミービットを除去し、かつ、抜き取られたデータを挿
入したデータをモデム部に出力する受信側スタッフ回路
部と、受信側スタッフ回路部で抽出された周波数差情報
にもとづいて、モデム部に与えられるデータに同期すべ
きクロック信号を再生するＰＬＬ部とを備えたものであ
る。

〔作　用〕

この発明における送信側スタッフ回路部は、送信側のフ
ァクシミリ装置のクロック信号とディジタル伝送路にお
けるクロック信号の周波数差を検出し、その周波数差を
示す情報と周波数差に応じて抜き取られたビットを伝送
するためのデータ用ビットとを含むスタッフ同期ビット
をモデム部から出力されたデータに付加し、ディジタル
伝送路に出力されるデータ量の増分を最小限に止めると
ともに、受信側における正確なりロック信号の再生を可
能にする。

〔実施例〕 以下、この発明の一実施例を図について説明する。第１
図において、２はモデム部１から出方されたデータに対
してスタッフ同期ビットを付加する送信側スタッフ回路
部、３はディジタル伝送路インタフェース部８から入力
したデータからスタッフ同期ビットと送信側のファクシ
ミリ装置が出力した制御信号および画信号とを分離する
とともに、スタッフ同期ビット中のデータ挿入・抜粋命
令をＰＬＬ部４に与える受信側スタッフ回路部、４はデ
ータ挿入・抜粋命令によってモデム部１に与えるクロッ
ク信号を制御するＰＬＬ部であり、その他のものは第３
図に同一符号を付して示したものと同一のものである。

次に動作について説明する。送信側において、アナログ
回線９からアナログ回線インタフェース部７を介して入
力したＧ３ファクシミリ装置から送出された変調波は、
モデム部１で復調され、ディジタル信号である制御信号
または画信号になる。

モデム部１から出力されたデータは、送信側スタッフ回
路部２において、３００ｂｐｓの制御信号については多
点サンプリングされて９６００ｂｐｓのデータに変換さ
れ、９６００ｂｐｓの画信号についてはそのままで、そ
して、９６００ｂｐｓ未滴の速度の画信号についてはダ
ミービットが付加されて９６００ｂｐｓのデータに変換
された後に、例えば４００ｂｐｓのスタッフ同期ビット
が付加される。

このスタッフ同期ビットはフレーム構成になっていて、
初期ビット、データ挿入・抜粋ビットおよびデータ用ビ
ットから成っている。データ挿入・抜粋ビットは、モデ
ム部ｌから出力されたクロッり信号の周波数とディジタ
ル伝送路１０で用いられる９　６００　Ｈｚのクロック
信号の周波数との差を示している。すなわち、モデム部
ｌから出力されたクロック信号の周波数の方が高い場合
には、送信側スタッフ回路部２は、データ挿入・抜粋ビ
ットを挿入指令状態とする。さらに、モデム部１から受
は取ったデータから１ビット抜き出して、スタッフ同期
ビット内のデータ用ビットにそのビットを移す、また、
モデム部１から出力されたクロック信号の周波数の方が
低い場合には、データ挿入・抜粋ビットを抜粋指令状態
とする。さらに、モデム部１から受は取ったデータにダ
ミービットを１ビツト挿入する。通常、モデム部１から
出力された９　６００　Ｈｚのクロック信号とディジタ
ル伝送路１０で用いられる９　６００　Ｈｚのクロック
信号とはほぼ周波数が一致しているので、スタッフ同期
ビットはそれほど多くなくてよく、例えば４００　ｂｐ
ｓ程度で十分である。つまり、スタッフ同期ビットによ
るデータの増分は小さくて済む。

スタッフ同期ビットが付加され１０ｋｂｐｓの速度とさ
れたデータは、ディジタル伝送路インタフェース部８を
介してディジタル伝送路１０に送出される。

受信側では、ディジタル伝送Ｗ１１０から受信したデー
タはディジタル伝送路インタフェース部８を介して受信
側スタッフ回路部３に入力する。受信側スタッフ回路部
３は、受信したデータからスタッフ同期ビットを取り除
く。さらに、スタッフ同期ビット中のデータ挿入・抜粋
ビットを見て、挿入指令状態にあるときにはデータ用ビ
・ント内のビットを受信したデータにもどし、抜粋指令
状態にあるときには受信したデータからを、つまり挿入
されたダミービットを１ビット抜き取る。このようにし
て復元されたデータはモデム部１に出力される。さらに
、データの挿入または抜粋処理を行ったときには、その
旨をＰＬＬ部４に伝える。

ＰＬＬ部４は、データの挿入または抜粋が実行されたこ
とを知ると、モデム部１が用いるクロック信号をそれに
応□じて制御する。つまり、ディジタル伝送路１０用の
９６００　Ｈｚのクロック信号からモデム部１が用いる
クロック信号を作成する場合には、データの挿入が行わ
れたときにディジタル伝送路１０用のクロック信号の周
波数を高くしたものをモデム部１に与え、データの抜粋
が行われたときにはディジタル伝送路１０用のクロック
信号の周波数を低くしたものをモデム部１に与える。デ
ータの挿入・抜粋が行われないときにはディジタル伝送
路１０用の９６００　Ｈｚのクロックをモデム部１に与
える。

また、ディジタル伝送路１０から受信したデータをモデ
ム部１に入力する際にモデム部１から出力されるクロッ
ク信号を用いる場合には、ＰＬＬ部４は、モデム部１が
有する基準発振器の周波数を制御する。すなわち、デー
タの挿入が行われたときには基準発振器の周波数を上げ
る指示を与え、データの抜粋が行われたときには基準発
振器の周波数を下げる指示を与える。

Ｇ３ファクシミリ装置から送出されたトーン信号は、モ
デム部１で検出される。そして、トーン検出情報がＣＰ
Ｕ部５に与えられる。ＣＰＵ部５は、トーン検出情報に
対応したビットパターンを作成し、このビットパターン
を送信側スタッフ回路部２に９６００ｂｐｓの速度で与
える。送信側スタッフ回路部２はデータ入力経路をＣＰ
Ｕ５側に切替えるとともに、モデム部１から入力したデ
ータの場合と同様にスタッフ同期ビット付加処理を行い
、スタッフ同期ビットが付加されたデータをディジタル
伝送路インタフェース部８を介してディジタル伝送路ｌ
Ｏに送出する。受信側では、ディジタル伝送路インタフ
ェース部８および受信側スタッフ回路部３を介してＣＰ
Ｕ部５がトーン検出情報に対応したビットパターンを受
は取ると、そのビットパターンに応じたトーン送出命令
をモデム部１に与える。すると、モデム部１は、そのト
ーン送出命令に応したトーン信号をアナログ回線インタ
フェース部７を介してアナログ回線９に送出する。

また、発着呼制御部６は、Ｇ３ファクシミリ装置から送
出された発着呼情報を検出したら、その情報をＣＰＵ部
５に伝える。ＣＰＵ部５は、発着呼情報に対応したパタ
ーンをトーン検出情報の場合と同様に、９６００ｂｐｓ
の速度で送信側スタッフ回路部２に出力する。すると、
送信側スタッフ回路部２は、トーン検出情報の場合と同
様に動作する。また、受信側では、ディジタル伝送路イ
ンタフェース部８および受信側スタッフ回路部３を介し
て発着呼情報に対応したパターンを受は取ると、その情
報を発着呼制御部６に与える。すると、発着呼制御部６
は、その発着呼情報をアナログ回線インタフェース部７
を介してアナログ回線９に送出する。

第２図は、モデム部１と送信側スタッフ回路部２および
受信側スタッフ回路部３との間のデータ入出力に、ＣＰ
Ｕ部５を介在させるようにしたファクシミリ信号伝送装
置を示したものである。この場合には、データ伝送の各
動作は第１図に示したものと同じであるが、送信側スタ
ッフ回路部２に入力するデータの経路は１本であり、ま
た、受信側スタッフ回路部３から出力するデータの経路
は１本である。従って、トーン検出情報や発着呼情報に
応じたパターンの送受信時に、送信側スタッフ回路部２
および受信側スタッフ回路部３において、入出力データ
の経路を切替える必要がなくなり、回路構成はより簡単
化される。

〔発明の効果〕

以上のようにこの発明によれば、ファクシミリ信号伝送
装置を、モデム部が出力したクロック信号とディジタル
伝送路で用いるクロック信号の周波数差情報を含むスタ
ッフ同期ビットをモデム部から入力したデータに付加し
たものを送信し、受信時には、スタッフ同期ビットに含
まれる周波数差情報からモデム部のクロック信号を制御
するように構成したので、ファクシミリ信号伝送装置に
おけるデータの遅延が少なくなってディジタル伝送路の
多リンク接続が可能となり、また、伝送容量を低減でき
るものが得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるファクシミリ信号伝
送装置を示すブロック図、第２図はこの発明の他の実施
例によるファクシミリ信号伝送装置を示すブロック図、
第３図は従来のファクシミリ信号伝送装置を示すブロッ
ク図、第４図はディジタル伝送路の多リンク接続システ
ムの一例を示すシステム構成図である。 １はモデム部、２は送信側スタッフ回路部、３は受信側
スタッフ回路部、４はＰＬＬ部、５はＣＰＵ部、６は発
着呼制御部、７はアナログ回線インタフェース部、８は
ディジタル伝送路インタフェース部。 なお、図中、同一符号は同一、または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　アナログ回線を接続するアナログ回線インタフェース
   部と、このアナログ回線インタフェース部に接続され、
   アナログ回線から受信したファクシミリ装置が出力した
   アナログ変調波を復調してディジタル化された制御信号
   および画信号を出力するとともに、ディジタル化された
   制御信号および画信号からアナログ変調波を作成し、か
   つ、トーン信号の検出および送出を行うモデム部と、前
   記アナログ回線インタフェース部に接続され発着呼情報
   の検出および送出を行う発着呼制御部と、ディジタル伝
   送路を接続するディジタル伝送路インタフェース部と、
   前記ファクシミリ装置から受信した制御信号および画信
   号に関する復調を行った前記モデム部が出力したクロッ
   ク信号と前記ディジタル伝送路で用いられるクロック信
   号との周波数差を検出するとともに、この周波数差に応
   じて、前記モデム部が出力したディジタル化された制御
   信号および画信号を対象としてビットを抜き取り、ある
   いはダミービットを挿入し、かつ、前記周波数差を示す
   情報と抜き取られた前記ビットを伝送するデータ用ビッ
   トとを含むスタッフ同期ビットを発生し、このスタッフ
   同期ビットを前記ディジタル化された制御信号および画
   信号とともに前記ディジタル伝送路インタフェース部に
   出力する送信側スタッフ回路部と、前記ディジタル伝送
   路インタフェース部から入力したデータから前記周波数
   情報を抽出するとともに、このデータからスタッフ同期
   ビットおよびダミービットを除去し、抜き取られた前記
   ビットを挿入したデータを前記モデム部に出力する受信
   側スタッフ回路部と、この受信側スタッフ回路部で抽出
   された周波数差情報に基づいて、前記モデム部に出力す
   るデータに同期したクロック信号を再生するＰＬＬ部と
   を備えたファクシミリ信号伝送装置。