JPH0411396A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 半導体記憶装置であるフラッシュ型ＥＥＰＲＯＭやＥ　
Ｐ　ＲＯＭに関し、特にメモリセル内のデータの読み出
しに関する。

〔従来の技術〕

不揮発性半導体記憶装置には、全メモリセルに記憶され
ているデータを一括で消去することかでき、更に電気的
にメモリセルにデータを書き換えることのできるフラッ
シュ型ＥＥＦＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅ　
ｒａｓａｂｌｅ　ａｎｄ　Ｐ　ｒＯｇｒａｍｍａｂＩｅ
　ＲＯｈり）がある。

第５図は従来のフラソノユ型ＥＥＰＲＯＭの構成を示す
ブロック図であり、第６図はそのメモリセルの断面図で
ある。（１）はワード線（２）とヒント線（３）に接続
されたメモリセルであり、メモリセル（１）内のトラン
ジスタのトレイン（ｌａ）かビット線（３）にコントロ
ールゲート（Ｉｃ）かワード線（２）に接続されている
。（４）は複数のワード線（２）の中から一本のワード
線（２）を選択するＸデコーダ、（５）はヒント線（３
）に接続されているＹゲート、（６）はＹゲート（５）
に接続され、複数のＹゲートを選択的にオンオフ制御す
るＸデコーダ、（７）はアドレスビン（８）を介してＥ
ＥＰＲＯＭ外部から入力されたアドレス信号をＸデコー
ダ（４）とＸデコーダ（６）出力するアドレスバッファ
回路、（９）はデータビンＣＩＯ＋を介して入力された
データをデータバス０υに出力するか、又はデータバス
αυからのデータをデータピンαＯ）を介してＥＥＦＲ
ＯＭ外部に出力する人出力バッファ回路、α２はデータ
バス０１）を介して人出力バッファ回路（９）に接続さ
れると共に、Ｉ１０線０３を介してＹゲート（５）に接
続されている電流センスアンプ／書き込みバッファ回路
である。

次に、このフラッシュ型ＥＥＦＲＯＭの動作について説
明する。まず、メモリセルへのデータ消去と書き込み動
作について説明する。メモリセル（１）に記憶されてい
るデータの消去は一括して行われる。つまり、ＥＥＰＲ
ＯＭの全メモリセル（１）に対して、メモリセル（１）
のソース（１ｂ）に高電圧か印加され、コントロールゲ
ート（１ｃ）は接地される。

二のこと（二より、フローティングゲート（１ｄ）とソ
ース（１ｂ）間の酸化膜に高電圧か印加されるのでトン
ネル電流か流れてフローティングゲート（ｌｄ）に蓄積
された電子か除去され、コントロールゲート（ＩＣ）か
ら見たメモリトランジスタのしきい値か低（なる。ＥＰ
ＲＯＭにおいて、紫外線消去した状態と同しになる（デ
ータの“０”を書き込んた状！ｇ）。そして、書き込み
動作であるか、アドレスき込みを行うメモリセル（１）
を選択して、そのメモリセル（１）のドレイン（１ａ）
と、コントロールゲート（１ｃ）に高電圧か印加され、
ソース（１ｂ）か接地される。これにより、トレイン（
ｌａ）近傍てアノ１ランン工崩壊により発生した電子か
フローテイングケー）　（Ｉｄ）に注入され、コントロ
ールゲート（ＩＣ）から見たメモリトランジスタのしき
い値か高くなる。

ＥＰＲＯＭの書き込みと同様である（データの“Ｉ”を
書き込んだ状態）。

尚、消去、書き込みに必要な高電圧か外部から供給され
る。これは書き込み時にビット線に流れる電流か１ｍＡ
〜５ｍＡとなり、チャージポンプ等の高圧発生回路では
電流の供給能力か不足するためである。

続いて、読み出し動作について説明する。アドレスピン
（８）から入力されたアドレス信号か、アドレスバッフ
ァ回路（７）を介してＸデコーダ（４）とＸデコーダ（
６）に出力される。Ｘデコーダ（４）により一本のワー
ド線（２）が選択され、Ｘデコーダ（６）により、Ｙゲ
ート（５）を介して例えば１ワ一ド単位で８本のビット
線（３）が選択される。そして、選択されたワード線（
２）とピント線（３）に接続されているメモリセル（１
）が読み出し用のメモリセルになる。電流センスアンプ
／書き込みバッファ回路０２の電流センスアンプにより
、選択されたメモリセル（１）に接続されているビット
線（３）に電流を流すことによりメモリセル（１）に電
流か流れるか、なかれないかを検出して、選択されたメ
モリセル（１）に記憶されているデータか“０”である
のか、“１”であるのかを判定する。そして、判定結果
はデータバス０１）を介して、入出力バッファ回路（９
）に出力される。

〔発明か解決しようとする課題〕

上記のような不揮発性半導体記憶装置では、読み出し時
、ビット線に高電位を与えるとメモリセルのフローティ
ングケートとトレイン間の酸化膜に高電界かかかり、フ
ローティングゲートに蓄積されている電子が抜けてしま
うので、トレインの電位を１〜２■に抑える必要があり
、そのためセンスアンプにはドレインの電位を抑えつつ
メモリセルに流れる電流を感知する電流センスアンプか
用いられていた。しかし乍ら、電流センスアンプを用い
るとそのレイアウト面積か大きくなり、ＤＲＡＭ　（Ｄ
ｙｎａｍｉｃ　　Ｒａｍ）なとのようにピント線ピッチ
にセンスアンプを設けることかできず、従ってＤＲＡＭ
のページモード読みたしのような高速読み出しを行なう
ことか困難であると言う問題点かあった。

この発明は、係る問題点を解決するためになされたもの
であり、ベージモート読み出しのようなデータの高速読
み呂しか行える不揮発性半導体記憶装置を得ることを目
的としたものである。

〔課題を解決するための手段〕

この発明に係る不揮発性半導体記憶装置においては、複
数のワード線と複数のビット線対の交点にフローティン
グゲートを有するメモリセルを配置し、更にビット線対
の各ビット線にダミーセルを接続して、ビット線対の一
方のメモリセルと、ビット線対の他方のダミーセルの電
位差を増幅し、保持する差動増幅手段を設け、差動増幅
手段とビット線との間に伝達トランジスタを接続したも
のである。

〔作　用〕

上記のように構成された不揮発性半導体記憶装置ては、
差動増幅子＆モリセルとダミーセル間の電位差を増幅・
保持しておくので、同一メモリセルか選択された場合、
差動増幅手段の保持データか直ちに読み出される。

〔実施例］ 第１図はこの発明の一実施例であるフラッシュ型Ｅ　Ｅ
　Ｐ　ＲＯＭの構成を示すブロック図である。

（４）〜Ｏ２は第５図に示す従来の装置と同一、又は相
当部分を示すものである。但し、α２は従来の電流セン
スアンプに代えて単に増幅機能を有する読み出し／書き
込みバッファ回路である。肌、０シはメモリセルか列方
向、行方向に配置されているメモリアレイ、αＧはメモ
リアレイａｉ、ａｓ内のメモリセルに記憶されているデ
ータの読み呂し動作を行うセンスアンプ回路である。尚
、このセンスアンプ回路の詳細は第２図で説明する。卵
はＥＥＰＲＯＭの各回路を制御する制御信号発生回路で
あり、人出力バッフ７回路（９）、読み出し／書き込み
）＜ソファ回路ＯＺ、アドレスバッファ回路（７）を活
性化するための信号α＆と、センスアンプ回路αＧを活
性化するための信号のＳＯ倍信号１９）、Ｓ○信号２Ｇ
を出力し、又、センスアンプ回路ＯＱを制御するための
信号かブロック選択回路（２５）に出力される。このブ
ロック選択回路（２５）に入力される信号には、センス
アンプ回路Ｏｅ内のフリップフロップ回路に接続されて
いるビット線を初期状態にするりセント信号（２１）　
（以下、Ｒ８Ｔ信号と称す）と、ピント線に負荷を与え
ることを制御するヒント線負荷信号（２２）　（以下、
Ｄ信号と称す）と、ピント線の電位を制御するためのビ
ット制御信号（２３）　（以下、ＢＣ信号と称す）と、
ビット線の電位をセンスアンプ回路Ｏｅに伝達すること
を制御する通過制御信号（２４）　（以下、Ｔ信号と称
す）とをブロック選択回路（２５）に出力する。ブロッ
ク選択回路（２５）はアドレスバッファ回路（７）から
の選択信号（２６）に制御され、このＲ３Ｔ信号（２１
）、Ｄ信号（２２）、ＢＣ信号（２３）、Ｔ信号（２４
）をセンスアンプ回路Ｏｅに出力する。

但し、メモリアレイ０滲へ入力される時は、Ｄ信号（２
２）はＤＬ倍信号４４）、ＢＣ信号（２３）はＢＣＬ信
号（４６）、Ｔ信号（２４）はＴＬ倍信号４８）であり
、又、メモリアレイ０９へ入力される時は、Ｄ信号（２
２）はＤＲ倍信号４５）、ＢＣ信号（２３）はＢＣＲ信
号（４７）、Ｔ信号（２４）はＴＲ信号（４９）である
。このＤＬ倍信号４４）、ＤＲ倍信号４５）、ＢＣＬ信
号（４６）、ＢＬＲ信号（４７）、ＴＬ倍信号４８）、
ＴＲ信号（４９）の内、との信号の論理値か“Ｈ”又は
　“Ｌ”になるかは選択信号（２６）に制御される。

（２７）、　（２８）は読み出し／書き込みバッファ回
路Ｏ２とセンスアンプ回路ＯＦ３を接続するＩ１０線、
Ｉ１０線である。

第２図はセンスアンプ回路（１ａの詳細図である。

（２９）はビット線に接続されている差動増幅回路、（
３０）は２つのＣＭＯＳインバータか交差接続されて構
成されたフリップフロップ回路であり、このフリップフ
ロップ回路（３０）はＰチャネル型トランジスタ（３１
）とＮチャネル型トランジスタ（３２）で構成されたイ
ンバータとＰチャネル型トランジスタ（３３）とＮチャ
ネル型トランジスタ（３４）て構成されたインバータか
らなる。Ｐチャネル型トランジスタ（３１）、　（３３
）はＳ○信号２Ｇかゲートに入力されているＰチャネル
型トランジスタ（３５）に接続され、Ｐチャネル型トラ
ンジスタ（３５）の他端は電源（３６）に接続されてい
る。Ｎチャネル型トランジスタ（３２）、　（３４）は
ＳＯ信号０９）をゲートに入力するＮチャネル型トラン
ジスタ（３７）に接続され、Ｎチャネル型トランジスタ
（３７）の他端は接地されている。

（３８）は差動増幅回路（２９）の左側、つまり、メモ
リアレイ０４）内にある複数のビット線中の１本のビッ
ト線、（３９）は差動増幅回路（２９）の右側、つまり
、メモリアレイ西向にある複数のビット線中の１本のビ
ット線である。（４０）はビット線（３８）とワード線
（４１）に接続されているメモリセル、（４２）はビッ
ト線（３９）とワード線（４３月こ接続されているメモ
リセルである。（５０）はＤＬ倍信号４４）かゲートに
入力されるトランジスタであり一方端がビット線（３８
）に、他方端か電源（５１）に接続されている。（５２
）はＤＬ倍信号４４）かゲートに人力されているダミー
セルであり、一方端かビット線（３８）に、他方端か接
地されている。（５３）はＢＣＬ信号（４６）かゲート
に入力されているトランジスタであり、一方端かビット
線（３８）に、他方端か電源（５４）に接続されている
。（５５）はＴＬ倍信号４８）かゲートに入力されてい
るトランジスタであり、メモリセル（４０）と差動増幅
回路（２９）の間のヒント線（３８）上に設けられてい
る。（５６）はＤＲ倍信号４５）かケートに入力される
トランジスタであり、一方端かビット線（３９）に、他
方端か電源（５７）に接続されている。（５８）はＤＲ
倍信号４５）かケートに入力されているダミーセルであ
り、一方端かビット線（３９）に、他方端か接地されて
いる。（５９）はＢＣＲ信号（４７）かゲートに入力さ
れているトランジスタであり、一方端かビット線（３９
）に、他方端か電源（６０）に接続されている。

（６１）はＴＲ信号（４９）かゲートに入力されている
トランジスタであり、メモリセル（４２）と差動増幅回
路（２９）の間のビット線（３９）上に設けられている
。

（６２）、　（６３）はＲＳＴ信号（２１）かゲートに
入力されるトランジスタてあり、差動増幅回路（２９）
とヒント線（３８）、　　（３９）を初期状態にするト
ランジスタである。

次に、動作について説明する。このフラッノユ型ＥＥＰ
ＲＯＭへのデータの書き込み動作と消去動作は従来と同
様に行われる。以下、メモリセルからのデータ読み出し
動作について説明する。まず、制御信号発生回路面から
出力されたＲ３Ｔ信号（２１）の論理値“Ｈ”か、ブロ
ック選択回路（２５）を介してセンスアンプ回路０■の
トランジスタ（６２）（６３）のゲートに入力される。

トランジスタ（６２）（６３）か“ＯＮ”状態となるこ
とで、差動増幅回路（２９）とビット線（３８）、　（
３９）か接地され初期状態となる。この時、ＴＬ倍信号
４８）とＴＲ信号（４９）の論理値は“Ｈ”である。そ
して、Ｒ８Ｔ信号（２１）の論理値か“Ｌ”になり、そ
の後、ビット線（３８）に接続されているメモリセル（
４ｏ）か選択されたとする。ワード線（４１）か“Ｈ”
状態となり、そして、ＢＣＬ信号（４６）、ＢＣＲ信号
（４７）、ＤＲ倍信号４５）の論理値か“Ｈ”となって
、それぞれの信号が入力されているトランジスタ（５３
）、トランジスタ（５９）、トランジスタ（５６）、ダ
ミーセル（５８）が“ＯＮ”状態となる。つまりビット
線（３８）に接続されているビット線（３８）の充電用
のトランジスタ（５３）か導通状態となり、電源（５４
）からの電源電圧が印加される。ビット線（３９）側で
はトランジスタ（５６）（５９）、ダミーセル（５８）
とか導通状態となりビット線（３９）か充電される。ダ
ミーセル（５８）は消去動作時に消去されている。つま
り、ダミーセル（５８）のコントロールゲートから見た
フローティングケトのしきい値か低くなっている。そし
て、選択されたメモリセル（４０）か、データか書き込
まねた状態（フローティングケートに電子か注入された
状態）のときは、コントロールゲートから見たフローテ
ィングゲートのしきい値か高いためにメモリセル（４０
）は導通しない。よって、トランジスタ（５３）により
、ビット線（３８）か充電される。又、データか消去さ
れている状態のときは、コントロールートから見たフロ
ーティングゲートのしきい値か低いため、メモリセル（
４０）は導通しているのでビット線（３８）の電位は放
電され“Ｌ”になる。

ビット線（３８）とビット線（３９）の電位を比較した
場合、ビット線（３９）側は、２個のトランジスタ（５
６）（５９）とダミーセル（５８）か導通状態となって
いるので、メモリセル（４０）か書き込まれているｇ状
態のときのビット線（３８）の電位よりも低く、メモリ
セル（４０）か消去されている状態のときのビット線（
３８）の電位よりも高くなっている。つまり、ビット線
（３９）の電位はビット線（３８）の２状態の電位の中
間レベルにある。このビット線（３９）の電位を基準電
位とすることて、ヒント線（３８）の電位かこの基準電
位よりも低い時は、メモリセル（４０）にブタ“０”か
記憶されていることになり、基準電位よりビット線（３
８）の電位か高い時は、メモリセル（４０）にデータ“
１”か記憶されていることになる。

そして、ＳＯ信号α９）の論理値か“Ｈ″　ＳＯ信号■
の論理値か“Ｌ”となり、それぞれトランジスタ（３５
）、　（３７）がアクティブとなってフリンブフロップ
回路（３０）が活性化される。これにより、ビット線（
３８）とビット線（３９）間の微小な電位差の増幅を行
う。たたし、ＴＬ倍信号４８）とＴＲ信号（４９）の論
理値は“Ｌ”にして、増幅された電位かメモリセル（４
０）、　（４２）に伝わらないようにする。そして増幅
された電位、つまり、メモリセル（４０）に記憶されて
いるデータをＹゲート（５）を介してＩ１０線（２７）
に出力する。又、メモリセル（４０）から読み出された
データは差動増幅回路（２９）にラッチされている。な
お、第２図においては、ワード線（４１）に接続されて
いるのはメモリセル（４０）だけしか書いていないか、
ワード線（４１）にはさくさんのヒント線かヒント線（
３８）の上下に、メモリセルかワード線（４１）とそれ
ら各ヒント線の交点に椿それぞれ配置されている。ワー
ド線（４３）側も同様である。ヒント線（３８）とビッ
ト線（３９）のピント線対には差動増幅回路（２９）か
接続されているように、ワード線（４１）とワード線（
４３）に接続されているすへてのビット線対にはそれぞ
れ１つの差動増幅回路か接続されている。例えば、ワー
ド線（４１）か選択されたときに、そのワード線（４１
）に接続されている全てのメモリセルに記憶されている
データはそれぞれの差動増幅回路で増幅されて、ラッチ
されている。

そして、Ｙデコーダ（６）のアドレス信号により選択さ
れた差動増幅回路のランチデータか、Ｉ１０線（２７）
から出力される。アドレスバッファ回路（７）から入力
されたアドレス信号のうち、Ｘデコーダ（４）に入力さ
れる信号に変化かないとき、即ち、同一ワード線（４１
）か選択されたときは、そのワー［・線（４１）に接続
されている全てのメモリセルに対応した各差動増幅回路
にラッチされているデータか再び所望のＹゲート（５）
を介してＩ１０線（２７）に出力される。この説明では
、右側のメモリセル（１１２）かメモリセル（４１）か
選択された場合と同しである。

つまり、ＢＣＲ信号（４７）、ＤＬ倍信号（４４）、Ｂ
ＣＬ信号（４６）の論理値か“Ｈ”となる。そして、ビ
ット線（３８）の電位か基準電位となって、メモリセル
（４２）に記憶されているデータか“ｌ”なのか、“０
”なのかを決定してＹゲート（５）を介して、Ｉ１０線
（２８）に出力される。

上記のようなフラッシュ型Ｅ　Ｅ　Ｆ　ＲＯＭでは、メ
モリアレイ内にセンスアンプ回路ＯＱを設けたので、１
度目に選択されたワード線（４１）に接続されているす
へてのメモリセルに記憶されているブタをそれぞれの差
動増幅回路にランチさせるので、連続してワード線（４
１）か選択された場合は、Ｙデコーダにより選択された
ピント線に接続されている差動増幅回路に予めラッチさ
ねているデータをＩ１０線（２７）、又は、’ｉ　／　
０線〈２８）に出力するたすてよい。つまり、２度目の
読み出し時に、差動増幅動作か不要となるのでＤ　ＲＡ
　、Ｍのベーンモート読み出しのように、データの高速
読み出しを行うことかてきる。

第３図はこの発明の第２の実施例を示すフラッシュ型Ｅ
　Ｅ　Ｐ　ＲＯＭのブロック図である。Ｙゲート（５）
とＹデコーダ（６）の位置かこの発明の第１実施例と異
なっている。第４図はセンスアンプ回路α■の詳細図で
ある。読み出し動作は第１実施例と同しである。差動増
幅回路（２９）にランチされたデータを読み出すところ
が違う。例えば、メモリセル（４０）に記憶されている
データをＩ１０線（２７）に出力することにする。まず
、ＴＬ倍信号４８）か電源電圧より低い２Ｖ程度に立ち
上がる。これは、メモリセルに高電位を与えないためで
ある。そして、Ｉ１０線（２７）に差動増幅回路（２９
）でランチされているデータ（論理値”Ｈ”又は、“Ｌ
”）かトランジスタ（５５）及びＹケート（５）を介し
て、Ｉ１０線（２７）に出力される。Ｉ／′０線（２７
）に伝わったデータは読み出し／書き込みハソフ７回路
ａｚの読み出しバッファ回路によって増幅され読み出さ
れる。

なお、読み出しバッファ回路には従来の電流センスアン
プを使用しても良い。更にＹゲート（５）に印加される
電圧を２ｖ程度として、読み出しバッフ了回路にフリッ
プフロップ型センスアンプを用いてもよい。

上記の第２実施例においては、差動増幅回路（２９）か
ら離してＩ１０線（２７）やＹデコーダ（５）をメモリ
アレイの一端にレイアウトすることで、メモリアレイの
レイアウトかコンパクトになる。そして、ＴＬ倍信号４
８）やＹゲート（５）に印加される電位を電源電圧より
低い２ｖ程度とすることてメモリセル（４０）に記憶さ
れているデータに影響を与えることかない。

〔発明の効果〕

この発明は、ワード線に接続されているメモリセルのデ
ータか対応する差動増幅手段にラッチされるように構成
したので、ベージモード読み出しの様なデータの高速読
み出しを実行できる不揮発性半導体記憶装置か得られる
という効果かある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すフラノツユ型Ｅ　Ｅ
　Ｐ　ＲＯＭの構成を示すブロック図、第２図は第１図
に示されているセンスアンプ回路の詳細な回路図、第３
図はこの発明の第２の実施例を示すフラノツユ型Ｅ　Ｅ
　Ｆ　ＲＯＭの構成を示すプロ、。 り図、第４図は第３図に示されているセンスアンプ回路
の詳細な回路図、第５図は従来のフラノツユ型ＥＥＰＲ
ＯＭの構成を示すブロック図、第６図はメモリセルの断
面図である。 図において、ＯＦ２はセンスアンプ回路、（２９）は差
動増幅回路、（３０）はフリップフロップ回路、（５５
）。 （６１）は伝達トランジスタ、（５２）、　（５８）は
ダミーセルである。 なお、各図中同一符号は、同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）複数のワード線と、複数のビット線対と、フロー
   ティングゲートを有するメモリトランジスタか前記ワー
   ド線と前記ビット線対の少なくとも一方のビット線との
   交点に接続された複数のメモリセルと、前記ビット線対
   の各ビット線にそれぞれ接続されたメモリトランジスタ
   を含み、該ビット線に基準電位を与えるダミーセルと、
   前記ビット線対の一方に接続された前記メモリセルの電
   位に基づく一方のビット線電位と、前記ビット線対の他
   方に接続された前記ダミーセルの基準電位に基づく他方
   のビット線電位との電位差を増幅して保持する差動増幅
   手段と、前記差動増幅手段と前記ビット線との間に接続
   された伝達トランジスタとを備えた不揮発性半導体記憶
   装置。