JPH0410656B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、信号経路の回路障害を検出する障害
監視回路、さらに詳しく云えばRAMの単位記憶
素子（メモリセル）の障害検出が可能な障害監視
回路に関する。

一般的に、通信・情報処理分野の大規模な論理
回路や記憶回路を備えた通信・情報処理装置にお
いては信号経路を監視し、障害を検出する障害監
視回路を具備することが多い。

従来、論理回路や記憶回路の障害監視の一方法
としては、入力点で信号のパリテイをカウントし
て一次記憶し、一定時間後回路の出力に到達する
信号のパリテイを再度カウントして入力点でのパ
リテイと比較することにより障害を検出する手段
や、主信号ルートに平行して同一経路の試験信号
ルートを設けて、試験信号をチエツクすることに
より障害を認知する手段がとられていた。

しかし、前者の方法は、パリテイをカウントす
るカウンタや入出力のパリテイを一次記憶する回
路等が必要になり、障害検出のための回路の規模
が大きくなつてしまい装置の信頼性を低下させる
原因となる欠点があつた。

また後者の例は、主信号と試験信号は同種の回
路を経路とするが、同一の回路は通らないため、
主信号ルートを完全にカバーした監視方法とは言
えず、特にRAM等の記憶回路の場合、主信号が
記憶される単位記憶素子（メモリセル）の監視を
行なえないため一般の論理素子に比べて故障率の
高い記憶素子の監視が不十分になる欠点があつ
た。

本発明の目的は、従来例に述べた欠点を解消
し、回路規模が小さくしかも周期的に主信号ルー
トと同一ルートに監視信号を流すことにより
RAMの全メモリセルの監視が行なえる障害監視
回路を提供することにある。

前記目的を達成するために本発明による障害監
視回路は既知監視信号を発生する回路と、周期パ
ルスを出力する回路と、前記同期パルスによつて
主信号と前記既知監視信号を交互に選択する入力
信号選択回路と、前記入力信号選択回路によつて
選択された信号を記憶するRAMと、前記周期パ
ルスによつて読み出すべき前記RAMの単位記憶
素子を選択する出力信号選択回路と、前記出力信
号選択回路によつて読み出された既知監視信号の
符号誤りを監視する既知監視信号照合回路をと含
み、前記周期パルスの一方のレベルのとき、主信
号を第１のアドレス群によつて指定されるRAM
の各単位記憶素子に、既知監視信号を第２のアド
レス群によつて指定されるRAMの各単位記憶素
子に書き込み、他方のレベルのとき、主信号を第
２のアドレス群によつて指定されるRAMの各単
位記憶素子に、既知監視信号を第１のアドレス群
によつて指定されるRAMの各単位記憶素子に書
き込み、前記周期パルスの他方のレベルのとき、
主信号を第１のアドレス群によつて指定される
RAMの各単位記憶素子より、既知監視信号を第
２のアドレス群によつて指定されるRAMの各単
位記憶素子より読み出し、一方のレベルのとき、
主信号を第２のアドレス群によつて指定される
RAMの各単位記憶素子より、既知監視信号を第
１のアドレス群によつて指定されるRAMの各単
位記憶素子より読み出すことにより主信号を書き
込み出した次の周期でそのRAMの記憶素子に既
知監視信号を書込み読み出してRAMの全単位記
憶素子の障害検出を行うように構成してある。

前記構成によれば本発明の目的は完全に達成で
きる。

以下に、１実施例を示し、本発明の詳細な説明
を加える。

第１図は本発明による障害監視回路の１実施例
を示すブロツク図である。

１，２は入力信号選択回路であり、入力信号選
択回路１は主信号１０１を入力Ａ、既知パターン
発生回路６が発生する既知パターン１０２を入力
Ｂとしており、入力信号選択回路２は逆に１０２
を入力Ａ、１０１を入力Ｂとしている。入力信号
選択回路１，２の入力１０１，１０２は、周期パ
ルス発生回路８の出力である周期パルス１０５の
Ｈレベル、Ｌレベルによつて周期的に交互に選択
され、入力信号選択回路１の出力１０３には、入
力１０１と１０２が周期パルス１０５のＨ，Ｌ周
期で交互に出力される。入力信号選択回路２の出
力１０４には、入力信号選択回路１の出力１０３
に入力１０１が出力される時は入力１０２が、逆
に出力１０３に入力１０２が出力される時には入
力１０１というように、入力信号選択回路１の出
力とは入力１０１，１０２の出力関係が逆になる
ように周期パルス１０５のＨ，Ｌ周期で交互に出
力される。したがつて、RAM３の入力I₁，I₂に
は主信号と既知パターンが周期的に入力されるこ
とになり、主信号が記憶されるメモリセルには、
次の周期に必ず既知パターンが記憶されることに
なる。

次に、RAM３の出力O1，O2には入力I1，I2に
入力された信号がそのまま現われる。すなわち出
力１０６，１０７には主信号と既知パターンが周
期パルス１０５のＨ，Ｌ周期で交互に並び、その
主信号と既知パターンは時間位置関係が１周期分
ずれる。

出力信号選択回路４，５は、出力１０６，１０
７を入力としている。すなわち出力信号選択回路
４は出力１０６をＡ入力、出力１０７をＢ入力と
し、出力信号選択回路５はその逆で出力１０７を
Ａ入力、出力１０６をＢ入力としている。出力信
号選択回路４，５のそれぞれの入力信号は周期パ
ルス発生回路８のもう一つの出力１０８により、
出力１０５と同様の周期で交互に入力ＡまたはＢ
が選択される。入力側と出力側で周期パルスが異
なるのは、RAM３に入力された信号が出力され
るまでには周期パルスのＨ，Ｌ周期時間分遅延す
るので出力１０５に対しその周期時間分遅延した
周期パルスを出力１０８としているためである。

出力信号選択回路４は出力１０８によつて常に
主信号が存在する側の入力を選択して出力１０９
とし、出力信号選択回路５は既知パターンが存在
する側の入力を選択して出力１１０としている。
したがつて、出力１０９には主信号が、出力１１
０には既知パターンが出力される。しかし、実際
にはRAMは書き込み動作（ライトサイクル）と
読み出し動作（リードサイクル）を同時に行なえ
ないので、連続信号の処理を行う時は１０と同様
の構成でRAMのライトサイクルとリードサイク
ルが回路１０に対して相補的な関係となる回路１
１を設けて連続信号処理を行う。９は回路１０，
１１のうちリードサイクルにある回路を選択する
信号選択回路である。７は既知パターン照合回路
であり、１０あるいは１１を通過して来た既知パ
ターンの検査を行う。

主信号と既知パターンの制御のしくみを第２図
を併用してより詳しく説明する。

第２図中ア，カは１０５，１０８にそれぞれ相
当するＨ，Ｌくり返しの周期パルスである。

イ，ウはそれぞれ第１、第２の信号選択回路１
および２の出力１０３，１０４を示している。入
出力信号選択回路１，２，４，５はそれを制御す
る周期パルス１０５，１０８のＬレベル時入力Ａ
側が、Ｈレベルの時入力Ｂ側が選択されるものと
する。

ア，イ，ウを注目すると、アがＬの時、入力信
号選択回路１は入力Ａが選択されるので主信号を
出力し、次にアがＨの時入力Ｂが選択されて既知
パターンを出力する。一方、入力信号選択回路２
はその逆で既知パターン、主信号の順に選択され
出力する。

RAM３の入力I1，I2にはイ，ウの信号が入力
され記憶される。RAM３のライトサイクルとリ
ードサイクルを周期パルス１０５のＨ，Ｌ周期で
行うものとすれば、RAMの出力O1，O2は、周
期パルス１０５のＨまたはＬレベル時間分遅延し
て出力されるから、その出力O1，O2はエ，オに
示すようになる。

ただし、このエ，オの図は回路１０，１１のう
ちリードサイクルにある方のRAM出力をつなぎ
合せて示した。

エ，オは出力信号選択回路４のＡ，Ｂ、出力信
号選択回路５のＢ，Ａにそれぞれ入力され、周期
パルス１０５に対してＨまたはＬ周期時間遅延し
たＨ，Ｌ周期パルス１０８によつて選択され出力
される。

したがつて、回路１０，１１のうちリードサイ
クルにある回路の出力信号選択回路４の出力を選
択して連続的に出力する選択回路９の出力にはキ
に示すように常に主信号が再生され、同じく回路
１０，１１のうちリードサイクルにある回路の出
力信号選択回路５の出力を選択して連続的に出力
する選択回路１２の出力にはクに示すように常に
既知パターンが再生される。

この既知パターンは予め既知パターンを有する
既知パターン照合回路７によつて照合され、異常
時警報が出力される。

このようにして主信号は周期パルスで決まる時
間間隔でそれに相当するビツト数の信号が対応す
る第１のアドレスで指定されるRAMの各単位記
憶素子に記憶され、同様に同じ時間には主信号と
同じビツト数の既知信号が対応する同じRAMの
第２のアドレスで指定される各単位記憶素子に記
憶され、この第１および第２のアドレスで指定さ
れる各単位記憶素子に主信号と既知信号が周期パ
ルスで決まる時間間隔で交互に切替えられて書き
込まれ、そして次の周期で読み出されることによ
り、リアルタイムで既知信号を監視することがで
きる。

なお、回路１０（および１１）に含むRAMは
１個として説明したが、RAM３を２分割し、２
つのRAMを使用して共通のアドレスを与えて動
作させるのも同様の結果を得ることができる。

以上、詳しく述べたように、本発明による障害
監視回路は、主信号が記憶されるRAMのメモリ
セルに必ず障害監視用の既知パターンが周期的に
記憶されるため、他の素子に比べて故障率の高い
RAMのメモリセルの監視を行うことができる。
さらにRAM周辺にわずかな信号選択回路を設け
ることだけで済むため経済的かつ信頼度を低下さ
せない監視回路構成ができる。

【図面の簡単な説明】

第１図は本発明による障害監視回路の実施例を
示す回路図、第２図は第１図の回路の信号処理の
流れとタイミングを示す図である。 １，２，４，５…信号選択回路、３…RAM、
６…既知パターン発生回路、７…既知パターン照
合回路、８…周期パルス発生回路、９，１２…選
択回路。

Claims (1)

【特許請求の範囲】
1. １ 既知監視信号を発生する回路と、周期パルス
   を出力する回路と、前記同期パルスによつて主信
   号と前記既知監視信号を交互に選択する入力信号
   選択回路と、前記入力信号選択回路によつて選択
   された信号を記憶するRAMと、前記周期パルス
   によつて読み出すべき前記RAMの単位記憶素子
   を選択する出力信号選択回路と、前記出力信号選
   択回路によつて読み出された既知監視信号の符号
   誤りを監視する既知監視信号照合回路とを含み、
   前記周期パルスの一方のレベルのとき、主信号を
   第１のアドレス群によつて指定されるRAMの各
   単位記憶素子に、既知監視信号を第２のアドレス
   群によつて指定されるRAMの各単位記憶素子に
   書き込み、他方のレベルのとき、主信号を第２の
   アドレス群によつて指定されるRAMの各単位記
   憶素子に、既知監視信号を第１のアドレス群によ
   つて指定されるRAMの各単位記憶素子に書き込
   み、前記周期パルスの他方のレベルのとき、主信
   号を第１のアドレス群によつて指定されるRAM
   の各単位記憶素子より、既知監視信号を第２のア
   ドレス群によつて指定されるRAMの各単位記憶
   素子より読み出し、一方のレベルのとき、主信号
   を第２のアドレス群によつて指定されるRAMの
   各単位記憶素子より、既知監視信号を第１のアド
   レス群によつて指定されるRAMの各単位記憶素
   子より読み出すことにより、主信号を書込み読み
   出した次の周期でそのRAMの記憶素子に既知監
   視信号を書込み読み出してRAMの全単位記憶素
   子の障害検出を行うように構成したことを特徴と
   する障害監視回路。