JPS59229800A - 障害監視回路 - Google Patents
障害監視回路Info
- Publication number
- JPS59229800A JPS59229800A JP58104363A JP10436383A JPS59229800A JP S59229800 A JPS59229800 A JP S59229800A JP 58104363 A JP58104363 A JP 58104363A JP 10436383 A JP10436383 A JP 10436383A JP S59229800 A JPS59229800 A JP S59229800A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- input
- selection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、信号経路の回路障害を検出する障害監視回路
、さらに詳しく云えば几ＡＭの単位記憶素子（メモリセ
ル）の障害検出が可能な障害監視回路に関する。
、さらに詳しく云えば几ＡＭの単位記憶素子（メモリセ
ル）の障害検出が可能な障害監視回路に関する。
一般的に、通信・情報処理分野の大規模な論理回路や記
憶回路を備えた通信・情報処理装置においては信号経路
を監視し、障害を検出する障害監視回路を具備すること
が多い。
憶回路を備えた通信・情報処理装置においては信号経路
を監視し、障害を検出する障害監視回路を具備すること
が多い。
従来、論理回路や記憶回路の障害監視の一方法としては
、入力点で信号のパリティをカウントして一次記憶し、
一定時間後回路の出力に到達する信号のパリティを再度
カウントして入力点でのパリティと比較することにより
障害を検出する手段や、主信号ルートに平行して同一経
路の試験信号ルートを設けて、試験信号をチェックする
ことにより障害を認知する手段がとられていた。
、入力点で信号のパリティをカウントして一次記憶し、
一定時間後回路の出力に到達する信号のパリティを再度
カウントして入力点でのパリティと比較することにより
障害を検出する手段や、主信号ルートに平行して同一経
路の試験信号ルートを設けて、試験信号をチェックする
ことにより障害を認知する手段がとられていた。
しかし、前者の方法は、パリティをカウントするカウン
タや入出力のパリティを一次記憶する回路等が必要にな
り、障害検出のための回路の規模が大きくなってしまい
装置の信頼性を低下させる原因となる欠点があった。
タや入出力のパリティを一次記憶する回路等が必要にな
り、障害検出のための回路の規模が大きくなってしまい
装置の信頼性を低下させる原因となる欠点があった。
また後者の例は、主信号と試験信号は同種の回路を経路
とするが、同一の回路は通らないため、主信号ルートを
完全にカバーした監視方法とは言えず、特にＲＡＭ等の
記憶回路の場合、主信号が記憶される単位記憶素子（メ
モリセル）の監視を行なえないため一般の論理素子に比
べて故障率の高い記憶素子の監視が不十分になる欠点が
あった。
とするが、同一の回路は通らないため、主信号ルートを
完全にカバーした監視方法とは言えず、特にＲＡＭ等の
記憶回路の場合、主信号が記憶される単位記憶素子（メ
モリセル）の監視を行なえないため一般の論理素子に比
べて故障率の高い記憶素子の監視が不十分になる欠点が
あった。
本発明の目的は、従来例に述べた欠点を解消し、回路規
模が小さくしかも周期的に主信号ルートと同一ルートに
監視信号を流すことによりＲＡＭの全メモリセルの監視
が行なえる障害監視回路を提供することにある。
模が小さくしかも周期的に主信号ルートと同一ルートに
監視信号を流すことによりＲＡＭの全メモリセルの監視
が行なえる障害監視回路を提供することにある。
′前記目的を達成するために本発明による障害監視回路
は既知監視信号を発生する回路と、周期パルスを出力す
る回路と、前記周期パルスによって主信号と前記既知監
視信号を交互に選択する入力信号選択回路と、前記入力
信号選択回路によって選択された信号を記憶するＲＡＭ
と、前記周期パルスによって読み出すべき前記ＲＡＭの
単位記憶素子を選択する出力信号選択回路と、前記出力
信号選択回路によって読み出された既知監視信号の符号
誤りを監視する既知監視信号照合回路とを含み、主信号
を書込み読み出した次の周期でそのＲ，ＡＭの記憶素子
に既知監視信号を書込み読み出すことによりＲＡＭの全
単位記憶素子の障害検出を行なうように構成しである。
は既知監視信号を発生する回路と、周期パルスを出力す
る回路と、前記周期パルスによって主信号と前記既知監
視信号を交互に選択する入力信号選択回路と、前記入力
信号選択回路によって選択された信号を記憶するＲＡＭ
と、前記周期パルスによって読み出すべき前記ＲＡＭの
単位記憶素子を選択する出力信号選択回路と、前記出力
信号選択回路によって読み出された既知監視信号の符号
誤りを監視する既知監視信号照合回路とを含み、主信号
を書込み読み出した次の周期でそのＲ，ＡＭの記憶素子
に既知監視信号を書込み読み出すことによりＲＡＭの全
単位記憶素子の障害検出を行なうように構成しである。
前記構成によれば本発明の目的は完全に達成できる。
以下に、ｌ実施例を示し、本発明の詳細な説明を加える
。
。
第１図は本発明による障害監視回路の１実施例を示すブ
ロック図である。
ロック図である。
１．２は入力信号選択回路であり、入力信号選択回路１
ｆ′ｉ主信号１０１を入力Ａ、既知パターン発生１路６
が発生する既知パターン１０２を入力Ｂとしており、入
力信号選択回路２は逆に１０２を入力Ａ、１０１を入力
Ｂとしている。入力信号選択回路１，２０入力１０１
、１０２＃−１ｔ、周期パルス発生回路８の出力である
周期パルス１０５のＩ（レベル、Ｌレベルによって周期
的に交互に選択され、入力信号選択回路１の出力１０３
には、入力１０１と１０２が周期パルス１０５のＩＩ
、 Ｌ周期で交互に出力される。入力信号選択回路２の
出力１０４には、入力信号選択回路１の出力１０３に入
力１０１が出力される時は入力１０２が、逆に出力１０
３に入力１０２が出力される時には入力１０１というよ
うに、入力信号選択回路１の出力とは入力１０１ 、１
０２の出力関係が逆になるように周期パルス１０５のＨ
，Ｌ周期で交互に出力される。
ｆ′ｉ主信号１０１を入力Ａ、既知パターン発生１路６
が発生する既知パターン１０２を入力Ｂとしており、入
力信号選択回路２は逆に１０２を入力Ａ、１０１を入力
Ｂとしている。入力信号選択回路１，２０入力１０１
、１０２＃−１ｔ、周期パルス発生回路８の出力である
周期パルス１０５のＩ（レベル、Ｌレベルによって周期
的に交互に選択され、入力信号選択回路１の出力１０３
には、入力１０１と１０２が周期パルス１０５のＩＩ
、 Ｌ周期で交互に出力される。入力信号選択回路２の
出力１０４には、入力信号選択回路１の出力１０３に入
力１０１が出力される時は入力１０２が、逆に出力１０
３に入力１０２が出力される時には入力１０１というよ
うに、入力信号選択回路１の出力とは入力１０１ 、１
０２の出力関係が逆になるように周期パルス１０５のＨ
，Ｌ周期で交互に出力される。
したがって、ＲＡＭ３の入力ＩＩ 、Ｉ２には主信号と
既知パターンが周期的に入力されることになり、主信号
が記憶されるメモリセルには、次の周期に必ず既知パタ
ーンが記憶されることになる。
既知パターンが周期的に入力されることになり、主信号
が記憶されるメモリセルには、次の周期に必ず既知パタ
ーンが記憶されることになる。
次に、几ＡＭ３の出力０１，０２には入力ＩＩ。
工２に入力された信号がそのま１現われる。すなわち出
力１０６ 、１０７には主信号と既知パターンが周期ハ
ルス１０５のＨ，Ｌ周期で交互に並び、その主信号と既
知パターンは時間位置関係が１周期分ずれる。
力１０６ 、１０７には主信号と既知パターンが周期ハ
ルス１０５のＨ，Ｌ周期で交互に並び、その主信号と既
知パターンは時間位置関係が１周期分ずれる。
出力信号選択回路４，５は、出力１０６ 、１０７を入
力としている。すなわち出方信号選択回路４は出力１０
６をＡ入力、出力１０７をＢ人カとし、出力信号選択回
路５はその逆で出力１０７をへ入力、出力１０６をＢ入
力としている。出方信号選択回路４，５のそれぞれの入
力信号は周期パルス発生回路８のもう一つの出力１０８
により、出力１０５と同様の周期で交互に入力ＡｊたＶ
ｉＢが選択される。入力側と出方側で周期パルスが異な
るのは、ＲＡＭ３に入力された信号が出力されるまでに
は周期パルスのＨ，Ｌ周期時間分遅延するので出力１０
５に対しその周期時間分遅延した周期パルスを出力１０
８としているためである。
力としている。すなわち出方信号選択回路４は出力１０
６をＡ入力、出力１０７をＢ人カとし、出力信号選択回
路５はその逆で出力１０７をへ入力、出力１０６をＢ入
力としている。出方信号選択回路４，５のそれぞれの入
力信号は周期パルス発生回路８のもう一つの出力１０８
により、出力１０５と同様の周期で交互に入力ＡｊたＶ
ｉＢが選択される。入力側と出方側で周期パルスが異な
るのは、ＲＡＭ３に入力された信号が出力されるまでに
は周期パルスのＨ，Ｌ周期時間分遅延するので出力１０
５に対しその周期時間分遅延した周期パルスを出力１０
８としているためである。
出方信号選択回路４は出力１０８によって常に主信号が
存在する側の入力を選択して出力１０９とし、出力信号
選択回路５は既知パターンが存在する側の入力を選択し
て出力１１０としている。
存在する側の入力を選択して出力１０９とし、出力信号
選択回路５は既知パターンが存在する側の入力を選択し
て出力１１０としている。
したがって、出力１０９には主信号が、出力１１０には
既知パターンが出力される。しかし、実際にｉｌｔ′ｆ
ＬＡＭは書き込み動作（ライトサイクル）と読み出し動
作（リードサイクル）を同時に行なえないので、連続信
号の処理を行う時は１０と同様の構成でＲＡＭのライト
サイクルとリードサイクルが回路１０に対して相補的か
関係となる回路１１を設けて連続信号処理を行う。９は
回路ｉｏ 、 ｘｉのうちリードサイクルにある回路を
選択する信号選択回路である。７！ｒｉ既知パタ一ン照
合回路であり、１０あるいは１１を通過して来た既知パ
ターンの検査を行う。
既知パターンが出力される。しかし、実際にｉｌｔ′ｆ
ＬＡＭは書き込み動作（ライトサイクル）と読み出し動
作（リードサイクル）を同時に行なえないので、連続信
号の処理を行う時は１０と同様の構成でＲＡＭのライト
サイクルとリードサイクルが回路１０に対して相補的か
関係となる回路１１を設けて連続信号処理を行う。９は
回路ｉｏ 、 ｘｉのうちリードサイクルにある回路を
選択する信号選択回路である。７！ｒｉ既知パタ一ン照
合回路であり、１０あるいは１１を通過して来た既知パ
ターンの検査を行う。
主信号と既知パターンの制御のしくみを第２図を併用し
てより詳しく説明する。
てより詳しく説明する。
第２図中け）、（力）は１０５ 、１０８にそれぞれ相
当するＨ、Ｌ（Ｊ）返しの周期パルスである。
当するＨ、Ｌ（Ｊ）返しの周期パルスである。
（イ）、（つ）はそれぞれ第１．第２の信号選択回路１
および２の出力１０３ 、１０４を示している。
および２の出力１０３ 、１０４を示している。
入出力信号選択回路１，２，４，５’ｔｊ：それを制御
する周期パルス１０５ 、 ｉｏｓのＬレベル時入力Ａ
側が、Ｈレベルの時へ力Ｂ側が選択されるものとする。
する周期パルス１０５ 、 ｉｏｓのＬレベル時入力Ａ
側が、Ｈレベルの時へ力Ｂ側が選択されるものとする。
（ア）、（イ）、（つ）を注目すると、（ア）がＬの時
、入力信号選択回路１は入力へが選択されるので主信号
を出力し、次に（ア）が１■の時へ力Ｂが選択されて既
知パターンを出力する。一方、人力信号選択回路２はそ
の逆で既知パターン、主信号の順に選択され出力する。
、入力信号選択回路１は入力へが選択されるので主信号
を出力し、次に（ア）が１■の時へ力Ｂが選択されて既
知パターンを出力する。一方、人力信号選択回路２はそ
の逆で既知パターン、主信号の順に選択され出力する。
ＲＡＭ３の入力ＩＩ、Ｉ２には（イ）、（ワ）の信号が
入力され記憶される。ＲＡＭ３のライトサイクルとリー
ドサイクルを周期パルス１０５のＨ，Ｌ周期で行うもの
とすれば、ＲＡＭの出力０１．０２は、周期パルス１０
５のＨまたはＬレベル時間分遅延して出力されるから、
その出力０１．０２は（１）、（オ）に示すようになる
。
入力され記憶される。ＲＡＭ３のライトサイクルとリー
ドサイクルを周期パルス１０５のＨ，Ｌ周期で行うもの
とすれば、ＲＡＭの出力０１．０２は、周期パルス１０
５のＨまたはＬレベル時間分遅延して出力されるから、
その出力０１．０２は（１）、（オ）に示すようになる
。
ただし、この（１）、（オ）の図は回路ｉｏ 、 ｉｉ
のうち゛リードサイクルにある方のＲＡＭ出力をつなぎ
合せて示した。
のうち゛リードサイクルにある方のＲＡＭ出力をつなぎ
合せて示した。
（１）、（オ）は出力信号選択回路４のＡ、Ｂ、出力信
号選択回路５のＨ，Ａにそれぞれ入力され、周期パルス
１０５に対してＨまたはＬ周期時間遅延した１（、Ｌ周
期パルス１０８によって選択され出力される。
号選択回路５のＨ，Ａにそれぞれ入力され、周期パルス
１０５に対してＨまたはＬ周期時間遅延した１（、Ｌ周
期パルス１０８によって選択され出力される。
したがって、回路１０ 、１１０うちリードサイクルに
ある回路の出力信号選択回路４の出力を選択して連続的
に出力する選択回路９の出力延は（キ）に示すように常
に主信号が再生され、同じく回路１０ 、１１のうちリ
ードサイクルにある回路の出力信号選択回路５の出力を
選択して連続的に出力する選択回路１２の出力には（り
）に示すように常に既知パターンが再生される。
ある回路の出力信号選択回路４の出力を選択して連続的
に出力する選択回路９の出力延は（キ）に示すように常
に主信号が再生され、同じく回路１０ 、１１のうちリ
ードサイクルにある回路の出力信号選択回路５の出力を
選択して連続的に出力する選択回路１２の出力には（り
）に示すように常に既知パターンが再生される。
この既知パターンは予め既知パターンを有する既知パタ
ーン照合回路７によって照合され、異常時警報が出力さ
れる。
ーン照合回路７によって照合され、異常時警報が出力さ
れる。
以上、詳しく述べたように、本発明による障害監視回路
は、主信号が記憶されるＲＡＭのメモリセルに必ず障害
監視用の既知パターンが周期的に記憶されるため、他の
素子に比べて故障率の高いＲＡＭのメモリセルの監視を
行うことができる。さらにＲＡＭ周辺にわずかな信号選
択回路を設けることだけで済むため経済的かつ信頼度を
低下させない監視回路構成ができる。
は、主信号が記憶されるＲＡＭのメモリセルに必ず障害
監視用の既知パターンが周期的に記憶されるため、他の
素子に比べて故障率の高いＲＡＭのメモリセルの監視を
行うことができる。さらにＲＡＭ周辺にわずかな信号選
択回路を設けることだけで済むため経済的かつ信頼度を
低下させない監視回路構成ができる。
第１図は本発明による障害監視回路の実施例を示す回路
図、第２図は第１図の回路の信号処理の流れとタイミン
グを示す図である。 １．２，４，５・・・信号選択回路 ３・・・ＲＡＭ ６・・・既知パターン発生回路７
・・・既知パターン照合回路 ８・・・周期パルス発生回路 ９．１２・・・選択回路 特許出願人 日本電気株式会社 代理人 弁理士 井ノロ 壽
図、第２図は第１図の回路の信号処理の流れとタイミン
グを示す図である。 １．２，４，５・・・信号選択回路 ３・・・ＲＡＭ ６・・・既知パターン発生回路７
・・・既知パターン照合回路 ８・・・周期パルス発生回路 ９．１２・・・選択回路 特許出願人 日本電気株式会社 代理人 弁理士 井ノロ 壽
Claims (1)
- 既知監視信号を発生する回路と、周期パルスを出力する
回路と、前記周期パルスによって主信号と前記既知監視
信号を交互に選択する入力信号選択回路と、前記入力信
号選択回路によって選択された信号を記憶するＲＡＭと
、前記周期パルスによって読み出すべき前記ＲＡＭの単
位記憶素子を選択する出力信号選択回路と、前記出力信
号選択回路によって読み出された既知監視信号の符号誤
りを監視する既知監視信号照合回路とを含み、主信号を
書込み読み出した次の周期でそのＲＡＭの記憶素子に既
知監視信号を書込み読み出すことによりＲＡＭの全単位
記憶素子の障害検出を行うように構成したことを特徴と
する障害監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58104363A JPS59229800A (ja) | 1983-06-10 | 1983-06-10 | 障害監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58104363A JPS59229800A (ja) | 1983-06-10 | 1983-06-10 | 障害監視回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59229800A true JPS59229800A (ja) | 1984-12-24 |
| JPH0410656B2 JPH0410656B2 (ja) | 1992-02-26 |
Family
ID=14378740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58104363A Granted JPS59229800A (ja) | 1983-06-10 | 1983-06-10 | 障害監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229800A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5296829A (en) * | 1976-02-10 | 1977-08-15 | Matsushita Electric Ind Co Ltd | Memory unit checking method |
-
1983
- 1983-06-10 JP JP58104363A patent/JPS59229800A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5296829A (en) * | 1976-02-10 | 1977-08-15 | Matsushita Electric Ind Co Ltd | Memory unit checking method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410656B2 (ja) | 1992-02-26 |
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