JPH0410230B2 - - Google Patents
Info
- Publication number
- JPH0410230B2 JPH0410230B2 JP19652382A JP19652382A JPH0410230B2 JP H0410230 B2 JPH0410230 B2 JP H0410230B2 JP 19652382 A JP19652382 A JP 19652382A JP 19652382 A JP19652382 A JP 19652382A JP H0410230 B2 JPH0410230 B2 JP H0410230B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating layer
- film
- semiconductor layer
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 22
- 238000004544 sputter deposition Methods 0.000 claims description 15
- 239000010409 thin film Substances 0.000 claims description 14
- 238000005566 electron beam evaporation Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims 4
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- 239000010408 film Substances 0.000 description 30
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 20
- UHYPYGJEEGLRJD-UHFFFAOYSA-N cadmium(2+);selenium(2-) Chemical compound [Se-2].[Cd+2] UHYPYGJEEGLRJD-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 3
- -1 for example Inorganic materials 0.000 description 2
- 229910018487 Ni—Cr Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910001635 magnesium fluoride Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
本発明は薄膜トランジスタの製造方法、特に半
導体層上面に被着する絶縁層の形成方法に関する
ものである。
導体層上面に被着する絶縁層の形成方法に関する
ものである。
従来この種の絶縁層、例えばスタガ型薄膜トラ
ンジスタにおけるオーバーコート層やコプレナ型
薄膜トランジスタにおけるゲート絶縁層は、スパ
ツタ法、電子ビーム蒸着法またはプラズマCVD
法のいずれかの方法により形成していた。
ンジスタにおけるオーバーコート層やコプレナ型
薄膜トランジスタにおけるゲート絶縁層は、スパ
ツタ法、電子ビーム蒸着法またはプラズマCVD
法のいずれかの方法により形成していた。
しかしながら、スパツタ法による場合はスパツ
タ時の電子やイオン等により半導体層にダメージ
を与える欠点がある一方、電子ビーム蒸着法によ
る場合には絶縁層の緻密性が悪いという欠点があ
つた。また、プラズマCVD法もスパツタ法と同
様の欠点を有していた。
タ時の電子やイオン等により半導体層にダメージ
を与える欠点がある一方、電子ビーム蒸着法によ
る場合には絶縁層の緻密性が悪いという欠点があ
つた。また、プラズマCVD法もスパツタ法と同
様の欠点を有していた。
本発明はこのような事情に鑑みてなされたもの
であり、その目的は半導体層に与えるダメージが
少なくかつ緻密性の良好な絶縁層を備えた薄膜ト
ランジスタおよびそのような絶縁層を容易に形成
することが可能な薄膜トランジスタの製造方法を
提供することにある。
であり、その目的は半導体層に与えるダメージが
少なくかつ緻密性の良好な絶縁層を備えた薄膜ト
ランジスタおよびそのような絶縁層を容易に形成
することが可能な薄膜トランジスタの製造方法を
提供することにある。
このような目的を達成するために、本発明によ
る薄膜トランジスタは、半導体層上面に接触する
絶縁層を、半導体層に与えるダメージの少ない層
と緻密性の良好な層との２層構成としたものであ
る。またこのような絶縁層を得るために、半導体
層上に直接被着する側を電子ビーム蒸着法によ
り、次いでスパツタ法もしくはプラズマCVD法
により形成するものである。
る薄膜トランジスタは、半導体層上面に接触する
絶縁層を、半導体層に与えるダメージの少ない層
と緻密性の良好な層との２層構成としたものであ
る。またこのような絶縁層を得るために、半導体
層上に直接被着する側を電子ビーム蒸着法によ
り、次いでスパツタ法もしくはプラズマCVD法
により形成するものである。
以下、実施例を用いて本発明を詳細に説明す
る。
る。
第１図は、いわゆるスタガ型の薄膜トランジス
タに本発明を適用した場合の一実施例を示す断面
図である。同図において、先ず、絶縁基板として
のガラス基板１の上にゲート電極層としてAl膜
２を形成し、ゲート絶縁層を構成するAl2O3膜３
をスパツタ法により形成する。このゲート絶縁層
は、半導体層上に形成するものではないため、緻
密性およびステツプカバレージ性の良好なスパツ
タ法により形成することができる。次いでその上
に半導体層としてCdSe膜４、およびソース・ド
レイン電極層を構成するCr膜５を形成し、その
上にオーバーコート層としてAl2O3膜６を形成し
た。その際、はじめにCdSe膜４に直接被着する
側に電子ビーム蒸着法によつて第１のAl2O3膜６
ａを500〜1000Åの厚さに形成し、次いでその上
にスパツタ法により第２のAl2O3膜６ｂを2000〜
2500Å形成した。このAl2O3膜６は第１にパツシ
ペーシヨン用の膜として必要であり、第２にはこ
の薄膜トランジスタの上に螢光表示管用の陽極を
形成する際の配線を走らせるために必要なもので
ある。
タに本発明を適用した場合の一実施例を示す断面
図である。同図において、先ず、絶縁基板として
のガラス基板１の上にゲート電極層としてAl膜
２を形成し、ゲート絶縁層を構成するAl2O3膜３
をスパツタ法により形成する。このゲート絶縁層
は、半導体層上に形成するものではないため、緻
密性およびステツプカバレージ性の良好なスパツ
タ法により形成することができる。次いでその上
に半導体層としてCdSe膜４、およびソース・ド
レイン電極層を構成するCr膜５を形成し、その
上にオーバーコート層としてAl2O3膜６を形成し
た。その際、はじめにCdSe膜４に直接被着する
側に電子ビーム蒸着法によつて第１のAl2O3膜６
ａを500〜1000Åの厚さに形成し、次いでその上
にスパツタ法により第２のAl2O3膜６ｂを2000〜
2500Å形成した。このAl2O3膜６は第１にパツシ
ペーシヨン用の膜として必要であり、第２にはこ
の薄膜トランジスタの上に螢光表示管用の陽極を
形成する際の配線を走らせるために必要なもので
ある。
従来の電子ビーム蒸着法のみにより形成した
Al2O3膜を用いた場合に比較し、上述したように
スパツタ法により形成したAl2O3膜との２層構成
としたことにより、オーバーコート層の緻密性が
向上し、薄膜トランジスタとして安定性が良好と
なつた。
Al2O3膜を用いた場合に比較し、上述したように
スパツタ法により形成したAl2O3膜との２層構成
としたことにより、オーバーコート層の緻密性が
向上し、薄膜トランジスタとして安定性が良好と
なつた。
次に、第２図はコプレナ型の薄膜トランジスタ
に本発明を適用した例を示す断面図である。第１
図の場合と同様のガラス基板１の上に、今度は直
接半導体層としてのCdSe膜４およびソース・ド
レイン電極層としてのCr膜５を形成する。この
上にゲート絶縁層としてAl2O3膜３を形成する
が、はじめに第１のAl2O3膜３ａを電子ビーム蒸
着法により500〜1000Å形成し、その上に第２の
Al2O3膜３ｂをスパツタ法により2000〜2500Åの
厚さに形成した。次いでこの上にゲート電極層と
してAl膜２を形成し、さらにその上にオーバー
コート層としてAl2O3膜６をスパツタ法により形
成した。このオーバーコート層は半導体層として
のCdSe膜４に直接接触するものではないため、
スパツタ法を用いて形成することができる。この
オーバーコート層はAl膜２を保護する作用をす
るものである。
に本発明を適用した例を示す断面図である。第１
図の場合と同様のガラス基板１の上に、今度は直
接半導体層としてのCdSe膜４およびソース・ド
レイン電極層としてのCr膜５を形成する。この
上にゲート絶縁層としてAl2O3膜３を形成する
が、はじめに第１のAl2O3膜３ａを電子ビーム蒸
着法により500〜1000Å形成し、その上に第２の
Al2O3膜３ｂをスパツタ法により2000〜2500Åの
厚さに形成した。次いでこの上にゲート電極層と
してAl膜２を形成し、さらにその上にオーバー
コート層としてAl2O3膜６をスパツタ法により形
成した。このオーバーコート層は半導体層として
のCdSe膜４に直接接触するものではないため、
スパツタ法を用いて形成することができる。この
オーバーコート層はAl膜２を保護する作用をす
るものである。
従来の電子ビーム蒸着法のみにより形成した
Al2O3膜を用いた場合に比較して、上述したよう
な２層構成としたことによりゲート絶縁層の緻密
性が向上し、半導体層およびソース・ドレイン電
極層とゲート電極層との間の絶縁耐圧の良好な薄
膜トランジスタが得られた。また電子ビーム蒸着
法のみを用いた場合と比較してゲート絶縁層のス
テツプカバレージ性も良好で、この面でも特性の
向上が図れた。
Al2O3膜を用いた場合に比較して、上述したよう
な２層構成としたことによりゲート絶縁層の緻密
性が向上し、半導体層およびソース・ドレイン電
極層とゲート電極層との間の絶縁耐圧の良好な薄
膜トランジスタが得られた。また電子ビーム蒸着
法のみを用いた場合と比較してゲート絶縁層のス
テツプカバレージ性も良好で、この面でも特性の
向上が図れた。
なお、上述した実施例では半導体層の材料とし
てCdSeを用いたが、本発明はこれに限定される
ものではなく、例えばCdS、Pds、Te、Si等の他
の半導体材料を用いてもよいことは言うまでもな
い。同様にゲート電極層、ソース・ドレイン電極
層の構成材料としては、Al、Crの他にも例えば
Ni−Cr、Au、Cu、In等を用いることができる。
また、ゲート絶縁層、オーバーコート層の絶縁材
料としては、Al2O3に限らず、SiO2、Si3N4、
Ta2O5、MgF2等を用いることができる。
てCdSeを用いたが、本発明はこれに限定される
ものではなく、例えばCdS、Pds、Te、Si等の他
の半導体材料を用いてもよいことは言うまでもな
い。同様にゲート電極層、ソース・ドレイン電極
層の構成材料としては、Al、Crの他にも例えば
Ni−Cr、Au、Cu、In等を用いることができる。
また、ゲート絶縁層、オーバーコート層の絶縁材
料としては、Al2O3に限らず、SiO2、Si3N4、
Ta2O5、MgF2等を用いることができる。
また、上述した実施例では半導体層上の絶縁層
を構成する第１および第２の絶縁層をいずれも同
じAl2O3によつて形成したが、別の材料、例えば
Al2O3とSi3N4の組合せ等、前記絶縁層用材料の
異なる材料の組合せによつて形成してもよい。
を構成する第１および第２の絶縁層をいずれも同
じAl2O3によつて形成したが、別の材料、例えば
Al2O3とSi3N4の組合せ等、前記絶縁層用材料の
異なる材料の組合せによつて形成してもよい。
第１の絶縁層が電子ビーム蒸着法により形成さ
れておれば、第２の絶縁層は、スパツタ法、プラ
ズマCVD法のいずれでも叉両者の併用でもよく、
材料も方法に応じて選択しても上述したと同様の
効果を得ることができる。
れておれば、第２の絶縁層は、スパツタ法、プラ
ズマCVD法のいずれでも叉両者の併用でもよく、
材料も方法に応じて選択しても上述したと同様の
効果を得ることができる。
以上説明したように、本発明によれば半導体層
上の絶縁層を半導体層に直接被着した側の第１の
絶縁層とその上の第２の絶縁層との２層構成と
し、前者を半導体層に与えるダメージの少ない
層、後者を緻密性の良好な層としたため、全体と
して半導体層に与えるダメージが少なくかつ緻密
性の良好な絶縁層が得られ、その両面から薄膜ト
ランジスタの特性の向上をはかることができる。
また、はじめに電子ビーム蒸着法、次いでスパツ
タ法もしくはプラズマCVD法を用いることによ
り、上述したような良好な特性を有する絶縁層が
容易に形成できる。
上の絶縁層を半導体層に直接被着した側の第１の
絶縁層とその上の第２の絶縁層との２層構成と
し、前者を半導体層に与えるダメージの少ない
層、後者を緻密性の良好な層としたため、全体と
して半導体層に与えるダメージが少なくかつ緻密
性の良好な絶縁層が得られ、その両面から薄膜ト
ランジスタの特性の向上をはかることができる。
また、はじめに電子ビーム蒸着法、次いでスパツ
タ法もしくはプラズマCVD法を用いることによ
り、上述したような良好な特性を有する絶縁層が
容易に形成できる。
第１図は本発明の一実施例を示す断面図、第２
図は本発明の他の実施例を示す断面図である。 １……ガラス基板（絶縁基板）、２……Al膜
（ゲート電極層）、３……Al2O3膜（ゲート絶縁
層）、３ａ，６ａ……第１のAl2O3膜（第１の絶
縁層）、３ｂ，６ｂ……第２のAl2O3膜（第２の
絶縁層）、４……CdSe膜（半導体層）、５……Cr
膜（ソース・ドレイン電極層）、６……Al2O3膜
（オーバーコート層；絶縁層）。
図は本発明の他の実施例を示す断面図である。 １……ガラス基板（絶縁基板）、２……Al膜
（ゲート電極層）、３……Al2O3膜（ゲート絶縁
層）、３ａ，６ａ……第１のAl2O3膜（第１の絶
縁層）、３ｂ，６ｂ……第２のAl2O3膜（第２の
絶縁層）、４……CdSe膜（半導体層）、５……Cr
膜（ソース・ドレイン電極層）、６……Al2O3膜
（オーバーコート層；絶縁層）。
Claims (1)
- １ 絶縁基板上に半導体層および電極層ならびに
絶縁層を被着形成する工程を有する薄膜トランジ
スタの製造方法において、半導体層上面に接触す
る絶縁層の形成は、半導体層上に電子ビーム蒸着
法により第１の絶縁層を被着形成した後、この第
１の絶縁層上にスパツタ法もしくはプラズマ
CVD法により第２の絶縁層を被着形成すること
を特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19652382A JPS5986266A (ja) | 1982-11-09 | 1982-11-09 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19652382A JPS5986266A (ja) | 1982-11-09 | 1982-11-09 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5986266A JPS5986266A (ja) | 1984-05-18 |
| JPH0410230B2 true JPH0410230B2 (ja) | 1992-02-24 |
Family
ID=16359152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19652382A Granted JPS5986266A (ja) | 1982-11-09 | 1982-11-09 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5986266A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07118543B2 (ja) * | 1986-03-04 | 1995-12-18 | 松下電器産業株式会社 | 薄膜トランジスタおよびその製造方法 |
| JPS63126277A (ja) * | 1986-07-16 | 1988-05-30 | Seikosha Co Ltd | 電界効果型薄膜トランジスタ |
-
1982
- 1982-11-09 JP JP19652382A patent/JPS5986266A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5986266A (ja) | 1984-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3485959B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH08213462A (ja) | 半導体素子の配線層形成方法 | |
| US5028982A (en) | Semiconductor device | |
| JPH0410230B2 (ja) | ||
| JPH07221181A (ja) | 半導体素子の金属配線の形成方法 | |
| JP2615608B2 (ja) | 半導体装置の製造方法 | |
| JPH023944A (ja) | 半導体装置 | |
| JPS6222536B2 (ja) | ||
| JP2550590B2 (ja) | 半導体装置の製造方法 | |
| JPH0330992B2 (ja) | ||
| JPH0620067B2 (ja) | 半導体装置およびその製造方法 | |
| JPS62155537A (ja) | 半導体装置の製造方法 | |
| JPH0536846A (ja) | 半導体装置の製造方法 | |
| JP2803940B2 (ja) | 半導体装置 | |
| JPS61182283A (ja) | 超伝導回路装置の製造方法 | |
| JPS59194432A (ja) | 半導体装置の製造方法 | |
| JPS59171118A (ja) | 重ね合わせ基準マ−ク | |
| JP2529448B2 (ja) | 金属突起形成基板及び金属突起の形成方法 | |
| JPS6146051A (ja) | 配線方法 | |
| JPH0461118A (ja) | 半導体装置の製造方法 | |
| JPH063803B2 (ja) | 半導体装置の製造方法 | |
| JPS6095961A (ja) | 半導体集積回路装置 | |
| JPH05206304A (ja) | 半導体装置 | |
| JPS5821338A (ja) | 半導体装置の製造方法 | |
| JPH04298039A (ja) | 半導体装置およびその製造方法 |