JPS5986266A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS5986266A JPS5986266A JP19652382A JP19652382A JPS5986266A JP S5986266 A JPS5986266 A JP S5986266A JP 19652382 A JP19652382 A JP 19652382A JP 19652382 A JP19652382 A JP 19652382A JP S5986266 A JPS5986266 A JP S5986266A
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- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000004065 semiconductor Substances 0.000 claims abstract description 29
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- 238000005566 electron beam evaporation Methods 0.000 claims description 10
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- 230000015572 biosynthetic process Effects 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は薄膜トランジスタおよびその製造方法特に半導
体層上に被着した絶縁層およびその形成方法に関するも
のである。
体層上に被着した絶縁層およびその形成方法に関するも
のである。
従来この種の絶縁層、例えばスタガ型薄膜トランジスタ
におけるオーバーコート層やコプレナ型薄膜トランジス
タにおけるゲート絶縁層は、スパッタ法、電子ビーム蒸
着法またはプラズマＣＶＤ法のいずれかの方法によシ形
成していた。
におけるオーバーコート層やコプレナ型薄膜トランジス
タにおけるゲート絶縁層は、スパッタ法、電子ビーム蒸
着法またはプラズマＣＶＤ法のいずれかの方法によシ形
成していた。
しかしながら、スパッタ法による場合はスパッタ時の電
子やイオン等によシ半導体層にダメージを与える欠点が
ある一方、電子ビーム蒸着法による場合には絶縁層の緻
密性が悪いという欠点があった。また、プラズマＣＶＤ
法もスパッタ法と同様の欠点を有していた。
子やイオン等によシ半導体層にダメージを与える欠点が
ある一方、電子ビーム蒸着法による場合には絶縁層の緻
密性が悪いという欠点があった。また、プラズマＣＶＤ
法もスパッタ法と同様の欠点を有していた。
本発明はこのよう表事情に鑑みてなされたものであシ、
その目的は半導体層に与えるダメージが少なくかつ緻密
性の良好な絶縁層を備えた薄膜トランジスタおよびその
ような絶縁層を容易に形成することが可能表薄膜トラン
ジスタの製造方法を提供することにある。
その目的は半導体層に与えるダメージが少なくかつ緻密
性の良好な絶縁層を備えた薄膜トランジスタおよびその
ような絶縁層を容易に形成することが可能表薄膜トラン
ジスタの製造方法を提供することにある。
このような目的を達成するために、本発明による薄膜ト
ランジスタは、半導体層上に接触する絶縁層を、半導体
層に与えるダメージの少ない層と緻密性の良好な層との
２層構成としたものである。
ランジスタは、半導体層上に接触する絶縁層を、半導体
層に与えるダメージの少ない層と緻密性の良好な層との
２層構成としたものである。
またこのような絶縁層を得るために、半導体層上に直接
被着する側を電子ビーム蒸着法により、次いでスパッタ
法もしくはプラズマＣＶＤ法によ多形成するものである
。
被着する側を電子ビーム蒸着法により、次いでスパッタ
法もしくはプラズマＣＶＤ法によ多形成するものである
。
以下、実施例を用いて本発明の詳細な説明する。
第１図は、いわゆるスタガ型の薄膜トランジスタに本発
明を適用した場合の一実施例を示す断面図である。同図
において、先ず、絶縁基板としてのガラス基板１の上に
ゲート電極層としてｋｌ膜２を形成し、ゲート絶縁層を
構成するＡｅｚＯ３膜３をスパッタ法により形成する。
明を適用した場合の一実施例を示す断面図である。同図
において、先ず、絶縁基板としてのガラス基板１の上に
ゲート電極層としてｋｌ膜２を形成し、ゲート絶縁層を
構成するＡｅｚＯ３膜３をスパッタ法により形成する。
このゲート絶縁層は、半導体層上に形成する本のではな
いため、緻密性およびステップカバレージ性の良好なス
パッタ法によ多形成することができる。次いでその上に
半導体層としてＣｄ’ｓ膜４、およびソース・ドレイン
電極層を構成するＣｒ膜５を形成し、その上にオーバー
コート層としてＡＪｚＯｓ膜６を形成した。その際、は
じめにＣｄＳｅ膜４に直接被着する側に電子ビーム蒸着
法によって第１のＡｌ２Ｏ３膜６１を５００〜１ｏｏｏ
Ｘの厚さに形成し、次いでその上にスパッタ法によシ第
２のＡ１．ｚＯｓ １ｌｉｊ６ ｂを２０００〜２５０
０Ａ形成した。ｊＯＡＪｆｆ２０３膜６は第１にパッシ
ベーション用の膜として必要であり、第２にはこの薄膜
トランジスタの上に螢光表示管用の陽極を形成する際の
配線を走らせるために必要なものである。
いため、緻密性およびステップカバレージ性の良好なス
パッタ法によ多形成することができる。次いでその上に
半導体層としてＣｄ’ｓ膜４、およびソース・ドレイン
電極層を構成するＣｒ膜５を形成し、その上にオーバー
コート層としてＡＪｚＯｓ膜６を形成した。その際、は
じめにＣｄＳｅ膜４に直接被着する側に電子ビーム蒸着
法によって第１のＡｌ２Ｏ３膜６１を５００〜１ｏｏｏ
Ｘの厚さに形成し、次いでその上にスパッタ法によシ第
２のＡ１．ｚＯｓ １ｌｉｊ６ ｂを２０００〜２５０
０Ａ形成した。ｊＯＡＪｆｆ２０３膜６は第１にパッシ
ベーション用の膜として必要であり、第２にはこの薄膜
トランジスタの上に螢光表示管用の陽極を形成する際の
配線を走らせるために必要なものである。
従来電子ビーム蒸着法によ多形成したＡｌｚ０３膜を用
いた場合に比較し、上述したようにスパッタ法によ多形
成したＡｌｚＯａ膜との２層構成としたことによシ、オ
ーバーコート層の緻密性が向上し、薄膜トランジスタと
して安定性が良好となった。
いた場合に比較し、上述したようにスパッタ法によ多形
成したＡｌｚＯａ膜との２層構成としたことによシ、オ
ーバーコート層の緻密性が向上し、薄膜トランジスタと
して安定性が良好となった。
次に、第２図はコンプレナ型の薄膜トランジスタに本発
明を適用した例を示す断面図である。第１図の場合と同
様のガラス基板１の上に、今度は直接半導体層としての
ＣｄＳｅ膜４およびソース・ドレイン電極層としてのＣ
ｒ膜５を形成する。この上にゲート絶縁層としてＡｌｚ
Ｏａ膜３を形成するが、はじめに第１のＡｌ２Ｏ３膜３
亀を電子ビーム蒸着法によυ５００〜１００ＯＸ形成し
、その上に第２のＡｊｈＱ３ 膜３ｂをスパッタ法によ
シ２０００〜２５０ＯＡの厚さに形成した。次いでこの
上にゲート電極層としてＡＩ膜２を形成し、さらにその
上にオーバーコート層としてＡＡｔｚＯａ 膜６をスパ
ッタ法により形成した。このオーバーコート層は半導体
層としてのＣｄＳｅ膜４に直接接触するものではないた
め、スパッタ法を用いて形成することができる。このオ
ーバーコート層はＡＩ膜２を保護する作用をするもので
ある。
明を適用した例を示す断面図である。第１図の場合と同
様のガラス基板１の上に、今度は直接半導体層としての
ＣｄＳｅ膜４およびソース・ドレイン電極層としてのＣ
ｒ膜５を形成する。この上にゲート絶縁層としてＡｌｚ
Ｏａ膜３を形成するが、はじめに第１のＡｌ２Ｏ３膜３
亀を電子ビーム蒸着法によυ５００〜１００ＯＸ形成し
、その上に第２のＡｊｈＱ３ 膜３ｂをスパッタ法によ
シ２０００〜２５０ＯＡの厚さに形成した。次いでこの
上にゲート電極層としてＡＩ膜２を形成し、さらにその
上にオーバーコート層としてＡＡｔｚＯａ 膜６をスパ
ッタ法により形成した。このオーバーコート層は半導体
層としてのＣｄＳｅ膜４に直接接触するものではないた
め、スパッタ法を用いて形成することができる。このオ
ーバーコート層はＡＩ膜２を保護する作用をするもので
ある。
従来電子ビーム蒸着法によ多形成したＡｊ！２０３訃用
いた場合に比較して、上述したような２層構成としたこ
とによシゲート絶縁層の緻密性が向上し、半導体層およ
びソース・ドレイン電極層とンジスタが得られＨａ電子
ビーム蒸着法用いた場合と比較してゲート絶縁層のステ
ップカバレージ性も良好で、この面でも特性の向上が図
れた。
いた場合に比較して、上述したような２層構成としたこ
とによシゲート絶縁層の緻密性が向上し、半導体層およ
びソース・ドレイン電極層とンジスタが得られＨａ電子
ビーム蒸着法用いた場合と比較してゲート絶縁層のステ
ップカバレージ性も良好で、この面でも特性の向上が図
れた。
なお、上述した実施例では半導体層の材料としてＣｄ’
ｓを用いたが、本発明はこれに限定されるものではなく
、例えばＣｄＳ、ＰｄＳ、Ｔｅ、８１等の他の半導体材
料を用いてもよいことは言うまでもない。同様にゲート
電極層、ソース・ドレイン電極層の構成材料としては、
）ｌ、Ｃｒの他にも例えばＮｉ−Ｃｒ、Ａｕ、Ｃｕ、Ｉ
ｎ等を用いることができる。
ｓを用いたが、本発明はこれに限定されるものではなく
、例えばＣｄＳ、ＰｄＳ、Ｔｅ、８１等の他の半導体材
料を用いてもよいことは言うまでもない。同様にゲート
電極層、ソース・ドレイン電極層の構成材料としては、
）ｌ、Ｃｒの他にも例えばＮｉ−Ｃｒ、Ａｕ、Ｃｕ、Ｉ
ｎ等を用いることができる。
また、ゲート絶縁層、オーバーコート層の絶縁材料とし
ては、Ａ１２０ｇ に限らず、Ｓ １０２ 、５ｉａＮ
４゜Ｔｌ１２０！ｌ、 ＭｆＦ２等を用いることができ
る。
ては、Ａ１２０ｇ に限らず、Ｓ １０２ 、５ｉａＮ
４゜Ｔｌ１２０！ｌ、 ＭｆＦ２等を用いることができ
る。
また、上述した実施例では半導体層上の絶縁層を構成す
る第１および第２の絶縁層をいずれも同じＡｌ２Ｏ５に
よって形成したが、別の材料、例えばＡｌ２Ｏ３と８１
ａＮｉとの組合せによって形成してもよい。
る第１および第２の絶縁層をいずれも同じＡｌ２Ｏ５に
よって形成したが、別の材料、例えばＡｌ２Ｏ３と８１
ａＮｉとの組合せによって形成してもよい。
さらに、第１および第２の絶縁層それ自体を異なる材料
からなる２層構成としてもよい。特に第２の絶縁層の形
成にはスパッタ法とプラズマＣＶＤ法とを併用してもよ
い。
からなる２層構成としてもよい。特に第２の絶縁層の形
成にはスパッタ法とプラズマＣＶＤ法とを併用してもよ
い。
もちろん、第２の絶縁層は、プラズマＣＶＤ法のみによ
って形成しても上述したと同様の効果を得ることができ
る。
って形成しても上述したと同様の効果を得ることができ
る。
以上説明したように、本発明によれば半導体層上の絶縁
層を半導体層に直接被着した側の第１の絶縁層とその上
の第２の絶縁層との２層構成とし、前者を半導体層に与
えるダメージの少ない層、後者を緻密性の良好な層とし
たため、全体として半導体層に与えるダメージが少なく
かつ緻密性の良好な絶縁層が得られ、その両面から薄膜
トランジスタの特性の向上をはかることができる。また
、はじめに電子ビーム蒸着法、次いでスパッタ法もしく
はプラズマＣＶＤ法を用いることにより、上述したよう
な良好な特性を有する絶縁層が容易に形成できる。
層を半導体層に直接被着した側の第１の絶縁層とその上
の第２の絶縁層との２層構成とし、前者を半導体層に与
えるダメージの少ない層、後者を緻密性の良好な層とし
たため、全体として半導体層に与えるダメージが少なく
かつ緻密性の良好な絶縁層が得られ、その両面から薄膜
トランジスタの特性の向上をはかることができる。また
、はじめに電子ビーム蒸着法、次いでスパッタ法もしく
はプラズマＣＶＤ法を用いることにより、上述したよう
な良好な特性を有する絶縁層が容易に形成できる。
第１図は本発明の一実施例を示す断面図、第２図は本発
明の他の実施例を示す断面図である。 １・−〇のガラス基板（絶縁基板）、２・・・・ＡＮ膜
（ゲート電極層）、３・・−・ＡＪｚＯｓ膜（ゲート絶
縁層）、３ Ｂ 、 ６ ＠ ＠ ＠ ＠ ＊第１のＡ
ｌｔｏｓ膜（第１の絶縁層）、３ｂ、６ｂ拳・０・第２
のｈ１２０３膜（第２の絶縁層）、４１１ ＠ ＠ １
１ Ｃｄ５ｅｋ、 （半導体層）、５・・・＠ｃｒ膜（
ソース・ドレイン電極層）、６・・嗜・ＡＪｚＯｓ膜（
オーバーコート層；絶縁層）。 特許出願人 伊勢電子工業株式会社 代理人 山川政樹（Ｉυ為１名）
明の他の実施例を示す断面図である。 １・−〇のガラス基板（絶縁基板）、２・・・・ＡＮ膜
（ゲート電極層）、３・・−・ＡＪｚＯｓ膜（ゲート絶
縁層）、３ Ｂ 、 ６ ＠ ＠ ＠ ＠ ＊第１のＡ
ｌｔｏｓ膜（第１の絶縁層）、３ｂ、６ｂ拳・０・第２
のｈ１２０３膜（第２の絶縁層）、４１１ ＠ ＠ １
１ Ｃｄ５ｅｋ、 （半導体層）、５・・・＠ｃｒ膜（
ソース・ドレイン電極層）、６・・嗜・ＡＪｚＯｓ膜（
オーバーコート層；絶縁層）。 特許出願人 伊勢電子工業株式会社 代理人 山川政樹（Ｉυ為１名）
Claims (2)
- （１）絶縁基板上に半導体層および電極層ならびに絶縁
層を被着形成してなる薄膜トランジスタにおいて、半導
体層上に接触する絶縁層を、半導体層上に直接被着した
半導体層に与えるダメージの少ない第１の絶縁層と、こ
の第１の絶縁層上に被着した緻密性の良好な第２の絶縁
層とによって構成したことを特徴とする薄膜トランジス
タ。 - （２）絶縁基板上に半導体層訃よび電極層ならびに絶縁
層を被着形成する工程を有する薄膜トランジスタの製造
方法において、半導体層上に接触する絶縁層の形成は、
半導体層上に電子ビーム蒸着法によシ第１の絶縁層を被
着形成した後、この第１の絶縁層上にスパッタ法もしく
はプラズマＣＶＤ法によシ第２の絶縁層を被着形成する
ことによって行なうことを特徴とする薄膜トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19652382A JPS5986266A (ja) | 1982-11-09 | 1982-11-09 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19652382A JPS5986266A (ja) | 1982-11-09 | 1982-11-09 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5986266A true JPS5986266A (ja) | 1984-05-18 |
| JPH0410230B2 JPH0410230B2 (ja) | 1992-02-24 |
Family
ID=16359152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19652382A Granted JPS5986266A (ja) | 1982-11-09 | 1982-11-09 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5986266A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62203379A (ja) * | 1986-03-04 | 1987-09-08 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JPS63126277A (ja) * | 1986-07-16 | 1988-05-30 | Seikosha Co Ltd | 電界効果型薄膜トランジスタ |
-
1982
- 1982-11-09 JP JP19652382A patent/JPS5986266A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62203379A (ja) * | 1986-03-04 | 1987-09-08 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JPS63126277A (ja) * | 1986-07-16 | 1988-05-30 | Seikosha Co Ltd | 電界効果型薄膜トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410230B2 (ja) | 1992-02-24 |
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