JPS60182139A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60182139A JPS60182139A JP59037040A JP3704084A JPS60182139A JP S60182139 A JPS60182139 A JP S60182139A JP 59037040 A JP59037040 A JP 59037040A JP 3704084 A JP3704084 A JP 3704084A JP S60182139 A JPS60182139 A JP S60182139A
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- Japan
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- thin film
- metal thin
- passivation layer
- layer
- bonding
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
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- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、金属薄膜の遮蔽層を有する半導体装置に関す
るものである。
るものである。
従来技術と問題点
従来の半導体装置の一般的な構成を、プレーナ型を例に
とって示すと、第１図に示すように、熱拡散等によシ活
性領域２を形成した半導体クエハ１の表面にゲート酸化
膜等の絶縁層５を介して配線層４とボンディング・パッ
ド５を形成し、これらの全面を５ｉ０２＋ ！ｊンガラ
ス、 Ｓｉ３Ｎ４ 、有機膜等から成るバックベージロ
ン層６で覆い、このパッシベーション層乙に開設した開
口を通してボンデインク・パッド５にポンディング・ワ
イヤ７を接続するようになりでいる。
とって示すと、第１図に示すように、熱拡散等によシ活
性領域２を形成した半導体クエハ１の表面にゲート酸化
膜等の絶縁層５を介して配線層４とボンディング・パッ
ド５を形成し、これらの全面を５ｉ０２＋ ！ｊンガラ
ス、 Ｓｉ３Ｎ４ 、有機膜等から成るバックベージロ
ン層６で覆い、このパッシベーション層乙に開設した開
口を通してボンデインク・パッド５にポンディング・ワ
イヤ７を接続するようになりでいる。
上記従来装置においては、ＣＶＤ法、塗布法等によシパ
ッシベーション膜６を形成しているが、形成過程におけ
るピンホールの発生を完全には防止できず、またパッシ
ベーション膜６と下地との熱歪みによシ製造後に上記膜
６中にクラックが発生シ、コレラピンホールやクラック
を通して下部の配線層４や活性領域２に水分やアルカリ
イオン等が侵入し、半導体装置の電気的特性を劣化させ
てしまうという問題がおる。
ッシベーション膜６を形成しているが、形成過程におけ
るピンホールの発生を完全には防止できず、またパッシ
ベーション膜６と下地との熱歪みによシ製造後に上記膜
６中にクラックが発生シ、コレラピンホールやクラック
を通して下部の配線層４や活性領域２に水分やアルカリ
イオン等が侵入し、半導体装置の電気的特性を劣化させ
てしまうという問題がおる。
また、特にプレーナ構造においては配線層４や活性領域
２の上方は電気的開放状態におるため、外来サージの影
響を受けてブレークダウンを生じたシ、逆に外部に雑音
を放出し易いという問題がおる。
２の上方は電気的開放状態におるため、外来サージの影
響を受けてブレークダウンを生じたシ、逆に外部に雑音
を放出し易いという問題がおる。
発明の目的
本発明は上記従来技術の問題点に鑑みてなされたもので
アシ、その目的は、水分やアルカリイオン等の汚染源が
侵入しに＜＜、また外来雑音の影響を受けたシ外部に雑
音を放出したシしにくい半導体装置を提供することにあ
る。
アシ、その目的は、水分やアルカリイオン等の汚染源が
侵入しに＜＜、また外来雑音の影響を受けたシ外部に雑
音を放出したシしにくい半導体装置を提供することにあ
る。
発明の構成
上記目的を達成する本発明は、半導体装置の表面を覆う
最上層のパッシベーション層上に、さらに金属薄膜を形
成するように構成されている。
最上層のパッシベーション層上に、さらに金属薄膜を形
成するように構成されている。
以下、本発明の更に詳細を実施例によって説明する。
発明の実施例
第２図は本発明の一実施例の素子要部断面図であシ、１
１は半導体ウニ／−１１２は活性領域、１６は絶縁層、
１４は配線層、１５はボンディング・ノくツト、１６は
パッジベージロン層、１７は金属薄膜、１８はポンディ
ング用開口、１９はボンディング・ワイヤである。
１は半導体ウニ／−１１２は活性領域、１６は絶縁層、
１４は配線層、１５はボンディング・ノくツト、１６は
パッジベージロン層、１７は金属薄膜、１８はポンディ
ング用開口、１９はボンディング・ワイヤである。
パッシベーション層１６は、従来装置と同様に＋５（０
２＋ リンガラス、 ５ｉＨＮ＜ ＋有機物５Ｉｔ等か
ら構成されてお９、ＣＶＤ法、スパッタリング法、塗布
法等それぞれの種類に最も適した周知の１手法を用いて
形成される。このパッジベージロン層１６上に、真空蒸
着法、スパッタリング法等周知の手法によシ、アルミニ
ウム又はＪ−８ｔ等のアルミニウム合金から金属薄膜１
７を形成し、この後ボンディング用開口１８を形成する
。
２＋ リンガラス、 ５ｉＨＮ＜ ＋有機物５Ｉｔ等か
ら構成されてお９、ＣＶＤ法、スパッタリング法、塗布
法等それぞれの種類に最も適した周知の１手法を用いて
形成される。このパッジベージロン層１６上に、真空蒸
着法、スパッタリング法等周知の手法によシ、アルミニ
ウム又はＪ−８ｔ等のアルミニウム合金から金属薄膜１
７を形成し、この後ボンディング用開口１８を形成する
。
このようにパッシベーションＷｌＩ６は金属薄膜１７に
よって完全に被覆されているので、外部からの水分やア
ルカリイオン等の汚染源はち密な金属薄膜１７内を透過
できず、従って）くツシベーション層１６にピンホール
やクラックが形成されていても上記汚染源が素子内部に
侵入して電気特性を劣化させることはない。また、配線
層１４や活性領域１２の上方は金属薄膜１７によって完
全に被覆されているので、外来雑音によってブレーク′
ウンを生じたシ、撹乱が生じたシ、あるいは外部に雑音
を放出したシする問題がなくなる。上記静電遮蔽の効果
を高めるため、金属薄膜１７をボンディング・ワイヤに
よシパッケージ内の接地電位の箇所に接続すればよい。
よって完全に被覆されているので、外部からの水分やア
ルカリイオン等の汚染源はち密な金属薄膜１７内を透過
できず、従って）くツシベーション層１６にピンホール
やクラックが形成されていても上記汚染源が素子内部に
侵入して電気特性を劣化させることはない。また、配線
層１４や活性領域１２の上方は金属薄膜１７によって完
全に被覆されているので、外来雑音によってブレーク′
ウンを生じたシ、撹乱が生じたシ、あるいは外部に雑音
を放出したシする問題がなくなる。上記静電遮蔽の効果
を高めるため、金属薄膜１７をボンディング・ワイヤに
よシパッケージ内の接地電位の箇所に接続すればよい。
第６図は第２図の半導体装置の製造方法の一例を示す工
程図でおる。
程図でおる。
まず（Ａ）に示すように、熱拡散法やイオン注入法等の
周知技術を用いて活性領域１２を形成した半導体ウェハ
１１の表面に、これも周知のフォトリングラフィ技術と
ＣＶＤ法等によシゲート酸化膜等の絶縁層１３を介して
配線層１４とボンディングパ、ド１５を形成し、これら
の全面を５ｓＱ２ ＋ リンガラス等から成るパッシベ
ーション層１６で憶う。
周知技術を用いて活性領域１２を形成した半導体ウェハ
１１の表面に、これも周知のフォトリングラフィ技術と
ＣＶＤ法等によシゲート酸化膜等の絶縁層１３を介して
配線層１４とボンディングパ、ド１５を形成し、これら
の全面を５ｓＱ２ ＋ リンガラス等から成るパッシベ
ーション層１６で憶う。
次に（Ｊ？）に示すように、パッシベーション層１６上
に、真空蒸着法によシ厚さα５μ悟乃至１μ情のアルミ
から成る金属薄膜１７を形成する。
に、真空蒸着法によシ厚さα５μ悟乃至１μ情のアルミ
から成る金属薄膜１７を形成する。
この後（Ｃ）に示すように、フォトリングラフィ技術と
エツチング手法を用いて、ボンディング・パッド１５の
上方の金属薄膜１７ｔ−除去し、最後にこの内部のパッ
ジベージロン膜１６にボンディング用の開口１８を形成
する。
エツチング手法を用いて、ボンディング・パッド１５の
上方の金属薄膜１７ｔ−除去し、最後にこの内部のパッ
ジベージロン膜１６にボンディング用の開口１８を形成
する。
上記製法に代えて、次のような製法を用いることもでき
る。
る。
ｔｘｔ 上記の製法において、金属薄膜１７への開口形
成を周知のりフトオフ法によ）行なう。
成を周知のりフトオフ法によ）行なう。
（２） パッシベーション層１６の形成後にボンディン
グ用の開口を形成し、引続き素子全面を金属薄膜で被覆
したのち、ボンディング用開口の周辺（Ｄ金ＦＡ薄膜１
ｙをフォトリソグラフィー、エツチング法によシ除去す
る。
グ用の開口を形成し、引続き素子全面を金属薄膜で被覆
したのち、ボンディング用開口の周辺（Ｄ金ＦＡ薄膜１
ｙをフォトリソグラフィー、エツチング法によシ除去す
る。
（３）上記（２）の方法におφて、金属薄膜１７の除去
をリフトオフ法によシ行なう。
をリフトオフ法によシ行なう。
発明の詳細
な説明したように、本発明の半導体装置は最上層のパッ
シベーション層上に金属薄膜を形成する構成であるから
、下地のパッシベーション膜にピンホールやクラックが
形成されても汚染源が素子内部に侵入することがなく、
また静電遮蔽の機能を果させることができるという効果
がある。
シベーション層上に金属薄膜を形成する構成であるから
、下地のパッシベーション膜にピンホールやクラックが
形成されても汚染源が素子内部に侵入することがなく、
また静電遮蔽の機能を果させることができるという効果
がある。
第１図は従来装置の要部断面図、第２図は本発明の一実
施例の要部断面図、第３図は第２図の製造方法の一例を
示す工程図である。 １．１１・・・半導体クエハ、２．１２・・・活性領域
、３゜１３・・・絶縁層、４．１４・・・配線層、５．
１５・・・ボンディング−パッド、６．１６・・・パッ
シベーション層、１７・・・金属薄膜、７．１９・・・
ポンディング・ワイヤ。 特許出願人 住友電気工業株式会社 代理人弁理士 玉 蟲 久 五 部 第 ３ 図 （Ｃ）
施例の要部断面図、第３図は第２図の製造方法の一例を
示す工程図である。 １．１１・・・半導体クエハ、２．１２・・・活性領域
、３゜１３・・・絶縁層、４．１４・・・配線層、５．
１５・・・ボンディング−パッド、６．１６・・・パッ
シベーション層、１７・・・金属薄膜、７．１９・・・
ポンディング・ワイヤ。 特許出願人 住友電気工業株式会社 代理人弁理士 玉 蟲 久 五 部 第 ３ 図 （Ｃ）
Claims (1)
- 半導体装置の表面を覆う最上層のパッジベージロン層上
に金属薄膜を形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037040A JPS60182139A (ja) | 1984-02-28 | 1984-02-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037040A JPS60182139A (ja) | 1984-02-28 | 1984-02-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60182139A true JPS60182139A (ja) | 1985-09-17 |
Family
ID=12486491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59037040A Pending JPS60182139A (ja) | 1984-02-28 | 1984-02-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182139A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156819A (ja) * | 1985-12-28 | 1987-07-11 | Nec Corp | 半導体装置 |
| US5260258A (en) * | 1985-02-28 | 1993-11-09 | Dai Nippon Insatsu Kabushiki Kaisha | Sheet for heat transference |
| US5270285A (en) * | 1965-02-28 | 1993-12-14 | Dai Nippon Insatsu Kabushiki Kaisha | Sheet for heat transference |
| USRE36561E (en) * | 1985-04-15 | 2000-02-08 | Dai Nippon Insatsu Kabushiki Kaisha | Sheet for heat transference and method for using the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5160120U (ja) * | 1974-11-06 | 1976-05-12 | ||
| JPS58111724U (ja) * | 1982-01-27 | 1983-07-30 | 住友軽金属工業株式会社 | 簡易建築物 |
-
1984
- 1984-02-28 JP JP59037040A patent/JPS60182139A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5160120U (ja) * | 1974-11-06 | 1976-05-12 | ||
| JPS58111724U (ja) * | 1982-01-27 | 1983-07-30 | 住友軽金属工業株式会社 | 簡易建築物 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270285A (en) * | 1965-02-28 | 1993-12-14 | Dai Nippon Insatsu Kabushiki Kaisha | Sheet for heat transference |
| US5260258A (en) * | 1985-02-28 | 1993-11-09 | Dai Nippon Insatsu Kabushiki Kaisha | Sheet for heat transference |
| US5352652A (en) * | 1985-02-28 | 1994-10-04 | Dai Nippon Insatus Kabushiki Kaisha | Heat transfer sheet |
| US5439872A (en) * | 1985-02-28 | 1995-08-08 | Dai Nippon Insatsu Kabushiki Kaisha | Image-receiving sheet |
| USRE36561E (en) * | 1985-04-15 | 2000-02-08 | Dai Nippon Insatsu Kabushiki Kaisha | Sheet for heat transference and method for using the same |
| JPS62156819A (ja) * | 1985-12-28 | 1987-07-11 | Nec Corp | 半導体装置 |
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