JPH0410219B2 - - Google Patents
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- JPH0410219B2 JPH0410219B2 JP18218082A JP18218082A JPH0410219B2 JP H0410219 B2 JPH0410219 B2 JP H0410219B2 JP 18218082 A JP18218082 A JP 18218082A JP 18218082 A JP18218082 A JP 18218082A JP H0410219 B2 JPH0410219 B2 JP H0410219B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Description
【発明の詳細な説明】
［発明の属する技術分野］
本発明は、半導体装置製造プロセスに於る金属
及び金属シリサイドの選択的形成に関する。
及び金属シリサイドの選択的形成に関する。
［従来技術とその問題点］
半導体装置、例えば集積回路装置は近年ますま
す高集積化、高速化が図られているが、これを阻
害する要因としてマスク合わせによる変換差、及
び配線抵抗による信号の遅延がある。この二つに
極めて有効な手段として金属の選択的形成技術が
ある。しかし、選択成長法による金属膜は膜厚の
薄いものしか得られず、スパツタ蒸着法などによ
る金属膜に比べ、抵抗値は数倍高いものになつて
しまい、実用化への障害となつている。また、膜
厚が薄い為にコンタクトホールを埋め込む事は全
く不可能となつている。
す高集積化、高速化が図られているが、これを阻
害する要因としてマスク合わせによる変換差、及
び配線抵抗による信号の遅延がある。この二つに
極めて有効な手段として金属の選択的形成技術が
ある。しかし、選択成長法による金属膜は膜厚の
薄いものしか得られず、スパツタ蒸着法などによ
る金属膜に比べ、抵抗値は数倍高いものになつて
しまい、実用化への障害となつている。また、膜
厚が薄い為にコンタクトホールを埋め込む事は全
く不可能となつている。
［発明の目的］
本発明は上述した従来の金属の選択成長法の問
題点及び欠点を除去したもので、必要なだけの厚
さの金属膜或は金属シリサイド膜を得ることので
きる方法を提供する事を目的とする。
題点及び欠点を除去したもので、必要なだけの厚
さの金属膜或は金属シリサイド膜を得ることので
きる方法を提供する事を目的とする。
［発明の概要］
例えばタングステンを二酸化シリコン膜パター
ンを有するシリコン基板上に選択的に厚くつける
場合に、ソースガスとして例えば六弗化タングス
テンとモノシランを用いる。まずCVD装置を用
いて450℃で六弗化タングステンにより通常のタ
ングステン層の選択成長を行なう。次にモノシラ
ンを用いモノシランの熱分解以下の温度、この場
合同じ450℃でモノシランを流して選択成長した
タングステンの表面層をシリサイド化する。次に
再び450℃で六弗化タングステンによりタングス
テンの選択成長を行い、タングステンがシリサイ
ド化した表面に選択成長する。この選択成長の過
程でタングステンシリサイドの薄い層は再びタン
グステンの層となり、選択成長した層は全て金属
タングステンとなる。
ンを有するシリコン基板上に選択的に厚くつける
場合に、ソースガスとして例えば六弗化タングス
テンとモノシランを用いる。まずCVD装置を用
いて450℃で六弗化タングステンにより通常のタ
ングステン層の選択成長を行なう。次にモノシラ
ンを用いモノシランの熱分解以下の温度、この場
合同じ450℃でモノシランを流して選択成長した
タングステンの表面層をシリサイド化する。次に
再び450℃で六弗化タングステンによりタングス
テンの選択成長を行い、タングステンがシリサイ
ド化した表面に選択成長する。この選択成長の過
程でタングステンシリサイドの薄い層は再びタン
グステンの層となり、選択成長した層は全て金属
タングステンとなる。
更に上記２つの工程を繰り返す事により所定の
膜厚のタングステンを選択成長させる事ができ
る。
膜厚のタングステンを選択成長させる事ができ
る。
［発明の効果］
本発明による選択成長法により、ゲートやソー
ス・ドレインへのメタルのはりつけ技術も金属膜
が薄い為に低抵抗化の効果が薄かつたが、十分な
改善が成された。また、コンタクトホール等の埋
め込みは従来は膜厚が薄い為に不可能であつたが
本発明による方法により完全な選択的埋め込みが
可能となつた。
ス・ドレインへのメタルのはりつけ技術も金属膜
が薄い為に低抵抗化の効果が薄かつたが、十分な
改善が成された。また、コンタクトホール等の埋
め込みは従来は膜厚が薄い為に不可能であつたが
本発明による方法により完全な選択的埋め込みが
可能となつた。
［発明の実施例］
例えばコンタクトホールの埋め込みは下記の方
法で達成された。まず通常のプロセスによりシリ
コン基板２のソース・ドレイン領域に二酸化シリ
コン膜１のコンタクトホールを形成する（第１
図）。次にホツトウオールタイプの減圧CVD装置
を用いて、基板温度450℃、全圧0.2Torr、六弗
化タングステン流量毎分１c.c.、アルゴンガス流量
毎分１の条件で15分成長させると、タングステ
ン層３はソース、ドレイン上に選択的に約1000Å
成長する（第２図）。次に同装置を用いて基板温
度450℃、全圧0.2Torr、モノシラン流量毎分30
c.c.の条件で15分タングステン表面層４のみをシリ
サイド化する（第３図）。次に第２図の工程を行
なうと表面のタングステンシリサイドの上にタン
グステンが選択的に成長する。更に上記２工程を
12回繰り返す事により8000Åのコンタクトホール
を完全にタングステン層３′で埋め込む事ができ
た（第４図）。この上に通常のプロセスによりア
ルミニウム５の配線を行ない、パツシベーシヨン
膜としてPSG膜６を被せる（第５図）。
法で達成された。まず通常のプロセスによりシリ
コン基板２のソース・ドレイン領域に二酸化シリ
コン膜１のコンタクトホールを形成する（第１
図）。次にホツトウオールタイプの減圧CVD装置
を用いて、基板温度450℃、全圧0.2Torr、六弗
化タングステン流量毎分１c.c.、アルゴンガス流量
毎分１の条件で15分成長させると、タングステ
ン層３はソース、ドレイン上に選択的に約1000Å
成長する（第２図）。次に同装置を用いて基板温
度450℃、全圧0.2Torr、モノシラン流量毎分30
c.c.の条件で15分タングステン表面層４のみをシリ
サイド化する（第３図）。次に第２図の工程を行
なうと表面のタングステンシリサイドの上にタン
グステンが選択的に成長する。更に上記２工程を
12回繰り返す事により8000Åのコンタクトホール
を完全にタングステン層３′で埋め込む事ができ
た（第４図）。この上に通常のプロセスによりア
ルミニウム５の配線を行ない、パツシベーシヨン
膜としてPSG膜６を被せる（第５図）。
ソースガスは上記の例の他タングステン、モリ
ブデン、チタン、タンタル、ニオブの弗化物及び
塩化物、またシランの他にジクロルシラン、トリ
クロルシラン、シリコンクロライドを用いる事も
できる。ソースガスの組み合わせは、金属ハロゲ
ン化物とシリコンとの反応温度の下限がシラン、
ジクロルシラン、トリクロルシラン、シリコンク
ロライドの熱分解温度の下限より低くなる様な組
み合わせを選び、基板温度はこの二つの温度の間
で自由に選ぶことができる。即ち、金属ハロゲン
化物とシリコンとが十分に反応し、かつシランや
ジクロルシラン等のシリコンの水素化物や塩化物
が分解しないようにするとよい。好ましい温度範
囲は、例えば200℃乃至500℃である。また、シリ
コンの水素化物や塩化物がタングステン等の金属
膜の表面で反応を起こすことにより該表面でシリ
サイド化が進行するが、この際に、上記金属膜と
下地のシリコン基板との間においても反応が起こ
り、金属膜のシリサイド化がさらに進行する。こ
の場合、基板温度が高いほど形成されるシリサイ
ド中のシリコンの含有量が増加するので、上記温
度範囲内で基板温度を制御することにより、金属
から金属シリサイドの間の組成の物質を選択的に
成長させることができる。第２図の工程の金属の
選択成長に於るキヤリアガスはヘリウムや窒素を
用いてもよい。またCVD装置はコールドウオー
ルタイプでもよく、それぞれ常圧、減圧が可能で
ある。またプラズマCVD装置でもよい。また金
属の選択的成長工程と金属表面のシリサイド化工
程におけるCVDの条件は一般に異なつていても
よい。
ブデン、チタン、タンタル、ニオブの弗化物及び
塩化物、またシランの他にジクロルシラン、トリ
クロルシラン、シリコンクロライドを用いる事も
できる。ソースガスの組み合わせは、金属ハロゲ
ン化物とシリコンとの反応温度の下限がシラン、
ジクロルシラン、トリクロルシラン、シリコンク
ロライドの熱分解温度の下限より低くなる様な組
み合わせを選び、基板温度はこの二つの温度の間
で自由に選ぶことができる。即ち、金属ハロゲン
化物とシリコンとが十分に反応し、かつシランや
ジクロルシラン等のシリコンの水素化物や塩化物
が分解しないようにするとよい。好ましい温度範
囲は、例えば200℃乃至500℃である。また、シリ
コンの水素化物や塩化物がタングステン等の金属
膜の表面で反応を起こすことにより該表面でシリ
サイド化が進行するが、この際に、上記金属膜と
下地のシリコン基板との間においても反応が起こ
り、金属膜のシリサイド化がさらに進行する。こ
の場合、基板温度が高いほど形成されるシリサイ
ド中のシリコンの含有量が増加するので、上記温
度範囲内で基板温度を制御することにより、金属
から金属シリサイドの間の組成の物質を選択的に
成長させることができる。第２図の工程の金属の
選択成長に於るキヤリアガスはヘリウムや窒素を
用いてもよい。またCVD装置はコールドウオー
ルタイプでもよく、それぞれ常圧、減圧が可能で
ある。またプラズマCVD装置でもよい。また金
属の選択的成長工程と金属表面のシリサイド化工
程におけるCVDの条件は一般に異なつていても
よい。
第１図乃至第５図は本発明の一実施例を示す工
程断面図である。 １……二酸化シリコン膜、２……シリコン基
板、３……タングステン、４……タングステンシ
リサイド、５……アルミニウム、６……PSG膜。
程断面図である。 １……二酸化シリコン膜、２……シリコン基
板、３……タングステン、４……タングステンシ
リサイド、５……アルミニウム、６……PSG膜。
Claims (1)
- 【特許請求の範囲】 １ 絶縁膜領域からシリコンを含む領域が露出し
てなる基板に対して、金属ハロゲン化物を用いて
前記シリコンを含む領域上に選択的に金属膜を形
成する金属膜形成工程と、シリコンの水素化物ま
たは塩化物を用いて前記金属膜をシリサイド化す
るシリサイド化工程とを備え、前記金属膜形成工
程とシリサイド化工程とを繰り返すことを特徴と
する半導体装置の製造方法。 ２ 前記金属ハロゲン化物は、タングステン、モ
リブデン、チタン、タンタル、ニオブの弗化物ま
たは塩化物であり、前記シリコンの水素化物また
は塩化物は、シラン、ジクロルシラン、トリクロ
ルシラン、シリコンクロライドであることを特徴
とする前記特許請求の範囲第１項記載の半導体装
置の製造方法。 ３ 前記金属膜形成工程とシリサイド化工程にお
ける基板温度は、200℃乃至500℃の間に設定する
ことを特徴とする前記特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18218082A JPS5972131A (ja) | 1982-10-19 | 1982-10-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18218082A JPS5972131A (ja) | 1982-10-19 | 1982-10-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5972131A JPS5972131A (ja) | 1984-04-24 |
| JPH0410219B2 true JPH0410219B2 (ja) | 1992-02-24 |
Family
ID=16113735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18218082A Granted JPS5972131A (ja) | 1982-10-19 | 1982-10-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972131A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60119750A (ja) * | 1983-12-02 | 1985-06-27 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS60245149A (ja) * | 1984-05-18 | 1985-12-04 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS61128521A (ja) * | 1984-11-27 | 1986-06-16 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPS61203671A (ja) * | 1985-03-06 | 1986-09-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPS6214424A (ja) * | 1985-07-11 | 1987-01-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2553346B2 (ja) * | 1987-04-08 | 1996-11-13 | 日本真空技術株式会社 | 金属薄膜形成方法 |
| US4985371A (en) * | 1988-12-09 | 1991-01-15 | At&T Bell Laboratories | Process for making integrated-circuit device metallization |
-
1982
- 1982-10-19 JP JP18218082A patent/JPS5972131A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5972131A (ja) | 1984-04-24 |
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