JPH0399455A - 高性能のプラスチックでカプセル封じされた集積回路のパッケージ - Google Patents
高性能のプラスチックでカプセル封じされた集積回路のパッケージInfo
- Publication number
- JPH0399455A JPH0399455A JP2234337A JP23433790A JPH0399455A JP H0399455 A JPH0399455 A JP H0399455A JP 2234337 A JP2234337 A JP 2234337A JP 23433790 A JP23433790 A JP 23433790A JP H0399455 A JPH0399455 A JP H0399455A
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- printed circuit
- die
- heat sink
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004033 plastic Substances 0.000 title claims abstract description 39
- 229920003023 plastic Polymers 0.000 title claims abstract description 39
- 229910052751 metal Inorganic materials 0.000 claims abstract description 43
- 239000002184 metal Substances 0.000 claims abstract description 43
- 230000017525 heat dissipation Effects 0.000 claims description 12
- 238000004806 packaging method and process Methods 0.000 claims description 9
- 238000005538 encapsulation Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 7
- 230000002093 peripheral effect Effects 0.000 claims description 7
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims 8
- 230000002452 interceptive effect Effects 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 16
- 239000000853 adhesive Substances 0.000 abstract description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 42
- 239000000919 ceramic Substances 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 6
- 238000009413 insulation Methods 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 229920006332 epoxy adhesive Polymers 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229920003223 poly(pyromellitimide-1,4-diphenyl ether) Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
- H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
- H01L23/4334—Auxiliary members in encapsulations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/49527—Additional leads the additional leads being a multilayer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48233—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a potential ring of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48253—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a potential ring of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01075—Rhenium [Re]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
発明の分野
この発明は、集積回路構造のための改良されたプラスチ
ックのパッケージに関するものである。
ックのパッケージに関するものである。
より特定的には、この発明は、熱放散および低い接地は
ねかえりノイズの双方を与える集積回路構造のための改
良されたプラスチックのパッケージに関する。
ねかえりノイズの双方を与える集積回路構造のための改
良されたプラスチックのパッケージに関する。
関連技術の説明
従来の集積回路構造のプラスチックでカプセル封じされ
たパッケージングにおいては、ダイは、従来はダイの4
つの側部の周囲に配置された一連のポンディングパッド
から扇形に広がる複数個の金属リードを有する金属リー
ドフレームの中央のパドルに、付着される。
たパッケージングにおいては、ダイは、従来はダイの4
つの側部の周囲に配置された一連のポンディングパッド
から扇形に広がる複数個の金属リードを有する金属リー
ドフレームの中央のパドルに、付着される。
しかしながら、多くの高周波数および高電力放散の装置
は、接地ノイズおよび熱放散のために、プラスチックの
パッケージにパッケージングすることができない。熱放
散の問題は、熱スプレッダを熱特性を改良するモールド
に置くことにより、プラスチックのパッケージングにお
いてアドレスされている。たとえば、集積回路のダイの
ような電気的構成要素のためのケーシングを教示するバ
ット(Butt)氏の米国特許第4. 410. 92
7号において、その上にダイかエポキシ接着剤を使用し
てボンディングされる金属ベース部材が、与えられる。
は、接地ノイズおよび熱放散のために、プラスチックの
パッケージにパッケージングすることができない。熱放
散の問題は、熱スプレッダを熱特性を改良するモールド
に置くことにより、プラスチックのパッケージングにお
いてアドレスされている。たとえば、集積回路のダイの
ような電気的構成要素のためのケーシングを教示するバ
ット(Butt)氏の米国特許第4. 410. 92
7号において、その上にダイかエポキシ接着剤を使用し
てボンディングされる金属ベース部材が、与えられる。
リードフレームがまた封止され、かつ金属ベース部材に
ボンディングされる。
ボンディングされる。
ダニエル(Daniel)氏らの米国特許第4゜680
.613号は、中央のパドルなしのリードフレームおよ
びダイ付着プレートを形成しかつリードフレームから間
隔を空けられリードフレームに平行な接地プレートを含
む、集積回路のダイのための低いインピーダンスのパッ
ケージを、開示する。誘電体層が、リードフレームおよ
び接地プレートの間に、形成される。
.613号は、中央のパドルなしのリードフレームおよ
びダイ付着プレートを形成しかつリードフレームから間
隔を空けられリードフレームに平行な接地プレートを含
む、集積回路のダイのための低いインピーダンスのパッ
ケージを、開示する。誘電体層が、リードフレームおよ
び接地プレートの間に、形成される。
また、もちろん、プリント回路構造をリードフレーム構
造の一部として、セラミックのおよび非セラミックのパ
ッケージングの双方において使用することも、知られて
いる。たとえば、クレーン(Crane)氏らの米国特
許第3. 838. 984号は、絶縁シート部材を含
み、複数個の内部のバイアホールがチップ上の端子のコ
ンタクトのものと整合するためのパターンにおいて配置
され、複数個の外部のバイアホールが支持サブストリー
ト上の端子のパッドに整合するためのパターンにおいて
配置される、集積回路構造のためのプリント回路のリー
ドフレームを、開示する。内部のおよび外部のバイアホ
ールの各々における上げられたコンタクトまたはバンプ
は、一方の表面を超えて延びて、チップおよびサブスト
レートの上の端子のパッドと導電的に結合されたコンタ
クトをつくる。他方の表面上のプリント回路のリードは
、チップのサブストレートへの電気的結合を完全にする
ように、対の外部のおよび内部のコンタクトを相互結合
する。
造の一部として、セラミックのおよび非セラミックのパ
ッケージングの双方において使用することも、知られて
いる。たとえば、クレーン(Crane)氏らの米国特
許第3. 838. 984号は、絶縁シート部材を含
み、複数個の内部のバイアホールがチップ上の端子のコ
ンタクトのものと整合するためのパターンにおいて配置
され、複数個の外部のバイアホールが支持サブストリー
ト上の端子のパッドに整合するためのパターンにおいて
配置される、集積回路構造のためのプリント回路のリー
ドフレームを、開示する。内部のおよび外部のバイアホ
ールの各々における上げられたコンタクトまたはバンプ
は、一方の表面を超えて延びて、チップおよびサブスト
レートの上の端子のパッドと導電的に結合されたコンタ
クトをつくる。他方の表面上のプリント回路のリードは
、チップのサブストレートへの電気的結合を完全にする
ように、対の外部のおよび内部のコンタクトを相互結合
する。
ホン(Honn)氏らの米国特許第4. 074゜34
2号は、有機材料においてカプセル封じされた多数のピ
ンを含み、ピンの双方の端部は突出するキャリアを含む
、LSI装置のための電気的パッケージを、述べる。ピ
ンの一方の端部は、半導体または絶縁体のどちらかにな
ることができ、付着された半導体装置をピンに連結する
ための導電性の経路として適当に配置された拡散または
生成された金属を有することができる、回路トランスポ
ーザへのコネクタとして役立つ。
2号は、有機材料においてカプセル封じされた多数のピ
ンを含み、ピンの双方の端部は突出するキャリアを含む
、LSI装置のための電気的パッケージを、述べる。ピ
ンの一方の端部は、半導体または絶縁体のどちらかにな
ることができ、付着された半導体装置をピンに連結する
ための導電性の経路として適当に配置された拡散または
生成された金属を有することができる、回路トランスポ
ーザへのコネクタとして役立つ。
ゴーガル(Gogal)氏の米国特許第4,288.8
41号は、多層のセラミックのサンドイッチを含み、複
数個のそのようなセラミック層の各々の水平な表面上に
金属化パターンが規定される、二重の空洞のセラミック
のチップキャリアを教示する。
41号は、多層のセラミックのサンドイッチを含み、複
数個のそのようなセラミック層の各々の水平な表面上に
金属化パターンが規定される、二重の空洞のセラミック
のチップキャリアを教示する。
プサイ(Desai)氏らの米国特許第4,407.0
07号は、一連の積層セラミックシートを含み、半導体
装置がサブストレートの上部表面上に装着され、ビンの
ようなI10接続が底部表面上に、かつプリント導電性
回路のパターンおよび充填されたバイアから形成された
内部の冶金システムがシートの上および中にある、セラ
ミックのサブストレートを述べる。
07号は、一連の積層セラミックシートを含み、半導体
装置がサブストレートの上部表面上に装着され、ビンの
ようなI10接続が底部表面上に、かつプリント導電性
回路のパターンおよび充填されたバイアから形成された
内部の冶金システムがシートの上および中にある、セラ
ミックのサブストレートを述べる。
ミャウチ氏らの米国特許第4,725,878号は、絶
縁のサブストレートの多層の上に装着された集積回路の
ダイを含み、高速度信号のリードはパッケージの側部表
面上に形成された部分を有する、半導体装置を述べる。
縁のサブストレートの多層の上に装着された集積回路の
ダイを含み、高速度信号のリードはパッケージの側部表
面上に形成された部分を有する、半導体装置を述べる。
信号ラインの部分は、また絶縁するサブストレートの間
の中間層を含み、かつ信号ラインの一部はサブストレー
トにおけるバイアホールを介するワイヤを含む。
の中間層を含み、かつ信号ラインの一部はサブストレー
トにおけるバイアホールを介するワイヤを含む。
この発明の譲受人に譲渡されるヘイワード(Haywa
rd)氏らの米国特許第4. 801. 999号にお
いて、リードおよびバスが誘電体層の双方の側部の上に
配置されるリードアセンブリが示される。しかしながら
、そのようなプリント回路の層がパッケージにおいて使
用されるときは、熱シンクは通常はダイに直接に付着さ
れない。さらに、積層されたセラミックスの層の使用は
知られているが、そのような構造を成型することを企図
することにおける困難および付加された費用のために、
プラスチックのパッケージに1つ以上の層を組み入れる
ことは困難である。
rd)氏らの米国特許第4. 801. 999号にお
いて、リードおよびバスが誘電体層の双方の側部の上に
配置されるリードアセンブリが示される。しかしながら
、そのようなプリント回路の層がパッケージにおいて使
用されるときは、熱シンクは通常はダイに直接に付着さ
れない。さらに、積層されたセラミックスの層の使用は
知られているが、そのような構造を成型することを企図
することにおける困難および付加された費用のために、
プラスチックのパッケージに1つ以上の層を組み入れる
ことは困難である。
したがって、優秀な熱放散特性と改良されたノイズに関
連した電気的特性との双方を与える、集積回路のための
プラスチックでカプセル封じされたパッケージを提供す
ることが望ましい。
連した電気的特性との双方を与える、集積回路のための
プラスチックでカプセル封じされたパッケージを提供す
ることが望ましい。
発明の概要
したがって、この発明の目的は、信号ラインに隣接した
1つまたはより多くの別個の接地および/または電力平
面でそのうちの1つはまた熱を放散することが可能な平
面を設けることにより、改良された熱放散および低い接
地ノイズの双方を与えるであろう、集積回路構造のため
の高性能のプラスチックでカプセル封じされたパッケー
ジを提供することである。
1つまたはより多くの別個の接地および/または電力平
面でそのうちの1つはまた熱を放散することが可能な平
面を設けることにより、改良された熱放散および低い接
地ノイズの双方を与えるであろう、集積回路構造のため
の高性能のプラスチックでカプセル封じされたパッケー
ジを提供することである。
この発明の他の目的は、その上にダイか中央に装着され
接地または電力平面としても機能することができる中央
の熱シンク部材と、ダイを囲みかつ熱シンクに装着され
かつそこから電気的に分離された周辺のプリント回路基
板と、プリント回路基板にボンディングされているパド
ルなしのリードフレームアセンブリとを含み、改良され
た熱放散および低い接地ノイズの双方を与えるであろう
、集積回路構造のための高性能のプラスチックでカプセ
ル封じされたパッケージを提供することである。
接地または電力平面としても機能することができる中央
の熱シンク部材と、ダイを囲みかつ熱シンクに装着され
かつそこから電気的に分離された周辺のプリント回路基
板と、プリント回路基板にボンディングされているパド
ルなしのリードフレームアセンブリとを含み、改良され
た熱放散および低い接地ノイズの双方を与えるであろう
、集積回路構造のための高性能のプラスチックでカプセ
ル封じされたパッケージを提供することである。
この発明のさらに他の目的は、その上にダイが中央に装
着され集積回路構造がCMO3またはバイポーラ装置の
どちらを含むかによって接地または電力平面としても機
能することができる中央の熱シンク部材と、ダイを囲み
かっ熱シンクに装着されそこから電気的に分離された周
辺のプリント回路基板と、プリント回路基板にボンディ
ングされているパドルなしのリードフレームアセンブリ
と、それぞれにリードフレームアセンブリ上のリードか
ら中央の熱シンク部材およびプリント回路基板の一方ま
たは双方の側部の上の導電性の部材とを含み、改良され
た熱放散および低い接地ノイズの双方を与えるであろう
、集積回路構造のための高性能のプラスチックでカプセ
ル封じされたパッケージを提供することである。
着され集積回路構造がCMO3またはバイポーラ装置の
どちらを含むかによって接地または電力平面としても機
能することができる中央の熱シンク部材と、ダイを囲み
かっ熱シンクに装着されそこから電気的に分離された周
辺のプリント回路基板と、プリント回路基板にボンディ
ングされているパドルなしのリードフレームアセンブリ
と、それぞれにリードフレームアセンブリ上のリードか
ら中央の熱シンク部材およびプリント回路基板の一方ま
たは双方の側部の上の導電性の部材とを含み、改良され
た熱放散および低い接地ノイズの双方を与えるであろう
、集積回路構造のための高性能のプラスチックでカプセ
ル封じされたパッケージを提供することである。
これらおよびその他の目的は、以下の説明および添付の
図面から明らかであろう。
図面から明らかであろう。
発明の詳細な説明
この発明に従って、集積回路のダイを含む信号ラインに
隣接した1つまたはより多くの別個の接地および/また
は電力平面と、その上にダイが熱を放散するために中央
に装着されかつ接地または電力平面のどちらかとしても
機能する熱シンク部材と、周辺のプリント回路基板とを
含み、その−方の表面はまた熱シンクに装着されかつそ
こから電気的に分離され、それは熱シンクの上の中央に
装着されたダイを囲み、さらにプリント回路基板の反対
側の表面に絶縁的にボンディングされたリードフレーム
アセンブリとを含み、よい熱放散および低い接地ノイズ
を有する集積回路構造の高性能のプラスチックでカプセ
ル封じされたパッケージが、提供される。
隣接した1つまたはより多くの別個の接地および/また
は電力平面と、その上にダイが熱を放散するために中央
に装着されかつ接地または電力平面のどちらかとしても
機能する熱シンク部材と、周辺のプリント回路基板とを
含み、その−方の表面はまた熱シンクに装着されかつそ
こから電気的に分離され、それは熱シンクの上の中央に
装着されたダイを囲み、さらにプリント回路基板の反対
側の表面に絶縁的にボンディングされたリードフレーム
アセンブリとを含み、よい熱放散および低い接地ノイズ
を有する集積回路構造の高性能のプラスチックでカプセ
ル封じされたパッケージが、提供される。
第1図ないし第3図および第5図を参照すると、一般的
に長四角形の集積回路のダイ10は、ダイ10を熱シン
ク20にボンディングしまたその間に電気的な絶縁を与
えるエポキシ樹脂のような接着剤の層14により、長四
角形の金属の熱シンク20の上に中央に装着されて示さ
れる。ダイ10は、また、たとえばデュポン(DuPo
nt)による完全にイミド化されたポリイミド材料であ
るカプトン(Kapton)のような、タップ自動ボン
ディング(TAB)システムにおいて使用されるような
、両側部上に接着剤を有するテープを使用して、熱シン
ク20にボンディングされてもよい。
に長四角形の集積回路のダイ10は、ダイ10を熱シン
ク20にボンディングしまたその間に電気的な絶縁を与
えるエポキシ樹脂のような接着剤の層14により、長四
角形の金属の熱シンク20の上に中央に装着されて示さ
れる。ダイ10は、また、たとえばデュポン(DuPo
nt)による完全にイミド化されたポリイミド材料であ
るカプトン(Kapton)のような、タップ自動ボン
ディング(TAB)システムにおいて使用されるような
、両側部上に接着剤を有するテープを使用して、熱シン
ク20にボンディングされてもよい。
やはり熱シンク20にボンディングされるのは、パッケ
ージングの目的のために都合よく熱シンク20と同一の
外部の次元を有するが、もし望まれるならば熱シンク2
0より多少大きいかまたは小さくてもよい、長四角形の
pc基板30である。
ージングの目的のために都合よく熱シンク20と同一の
外部の次元を有するが、もし望まれるならば熱シンク2
0より多少大きいかまたは小さくてもよい、長四角形の
pc基板30である。
以下に述べられるであろうように、多数の絶縁のおよび
導電の層がそれに積層されることができるプリント回路
基板30は、ポリイミド材料またはどれでも他の適当な
絶縁材料を含むことができる。
導電の層がそれに積層されることができるプリント回路
基板30は、ポリイミド材料またはどれでも他の適当な
絶縁材料を含むことができる。
ダイ10の寸法よりわずかに大きい長四角形の中央の開
口部34を有し、そのためダイ10およびpc基板30
の双方が熱シンク20に装着されるとき、ダイ10の外
部の端縁はpc基板30における開口部34の端縁から
間隔を空けられ、第1図ないし第5図いて示されるよう
に熱シンク20の表面の一部分を露出させる、プリント
回路基板30が設けられる。従って、pc基板30およ
びダイ10の双方が熱シンク20の同じ表面に装着され
るときは、pc基板はダイ10の周辺を囲み、かつそれ
と同平面にあるであろう。したがって、プリント回路基
板30は、ダイを囲むよりもダイの下に位置される先行
技術のpc基板と対照をなして、ときにはここに周辺の
pc基板と呼ばれる。
口部34を有し、そのためダイ10およびpc基板30
の双方が熱シンク20に装着されるとき、ダイ10の外
部の端縁はpc基板30における開口部34の端縁から
間隔を空けられ、第1図ないし第5図いて示されるよう
に熱シンク20の表面の一部分を露出させる、プリント
回路基板30が設けられる。従って、pc基板30およ
びダイ10の双方が熱シンク20の同じ表面に装着され
るときは、pc基板はダイ10の周辺を囲み、かつそれ
と同平面にあるであろう。したがって、プリント回路基
板30は、ダイを囲むよりもダイの下に位置される先行
技術のpc基板と対照をなして、ときにはここに周辺の
pc基板と呼ばれる。
pc基板30の上方の表面上に形成されるのは、第1図
ないし第5図において示されるように固体のバスを含む
ことができるまたは第6図において示されるようにいく
つものラインまたはバス40aないし40fのパターン
を含むことができる、アルミニウムまたは銅のような金
属層40である。
ないし第5図において示されるように固体のバスを含む
ことができるまたは第6図において示されるようにいく
つものラインまたはバス40aないし40fのパターン
を含むことができる、アルミニウムまたは銅のような金
属層40である。
やはりpc基板30の上部の表面上に形成されるのは、
そのパターンに第3図において示されるようなバイア4
6aおよび46bが、第2図ないし第3図および第5図
において示されるようにpc基板30のより下方の表面
上に形成されることができる熱シンク20またはより下
方の金属層50のどちらかへ電気的コンタクトを与える
ためにpc基板30を介して延びる、多数の端子のパッ
ド42である。そのような金属層50は、あるときには
金属層40と同様に製作されることができ、かつまた1
個のバスまたはバスもしくはラインのパターンを含むこ
とができる。
そのパターンに第3図において示されるようなバイア4
6aおよび46bが、第2図ないし第3図および第5図
において示されるようにpc基板30のより下方の表面
上に形成されることができる熱シンク20またはより下
方の金属層50のどちらかへ電気的コンタクトを与える
ためにpc基板30を介して延びる、多数の端子のパッ
ド42である。そのような金属層50は、あるときには
金属層40と同様に製作されることができ、かつまた1
個のバスまたはバスもしくはラインのパターンを含むこ
とができる。
第2図ないし第5図において示されるように、もし望ま
れれば、金属層40および/または端子のパッド42は
pc基板30の内部の端縁へ側部に延びることができ、
または層40および端子のパッド42は、第1図ないし
第6図において示されるようにpc基板30の上部の表
面の一部を露出させておいてpc基板30の内部の端縁
から離れて終端となることができる。同様に、金属層ま
たはパターン40は第2図ないし第5図において示され
るようにpc基板30の外部の端縁において終端となる
ことができ、または層40は第1図および第6図におい
て示されるようにpc基板30の外部の端縁から離れて
終端となることができる。
れれば、金属層40および/または端子のパッド42は
pc基板30の内部の端縁へ側部に延びることができ、
または層40および端子のパッド42は、第1図ないし
第6図において示されるようにpc基板30の上部の表
面の一部を露出させておいてpc基板30の内部の端縁
から離れて終端となることができる。同様に、金属層ま
たはパターン40は第2図ないし第5図において示され
るようにpc基板30の外部の端縁において終端となる
ことができ、または層40は第1図および第6図におい
て示されるようにpc基板30の外部の端縁から離れて
終端となることができる。
ダイ10を熱シンク20にボンディングすることに関し
て上に論じられたテープに類似した両側部上に接着剤を
有するテープ材料を含むことができる絶縁の層60は、
以下に説明されるであろうようにリードフレーム70に
ボンディングするためにも、金属層40がpc基板30
の外部の端縁へ延びるときにリードフレーム70を金属
層またはパターン40から絶縁するためにも、pc基板
30の上部表面にわたって置かれる。
て上に論じられたテープに類似した両側部上に接着剤を
有するテープ材料を含むことができる絶縁の層60は、
以下に説明されるであろうようにリードフレーム70に
ボンディングするためにも、金属層40がpc基板30
の外部の端縁へ延びるときにリードフレーム70を金属
層またはパターン40から絶縁するためにも、pc基板
30の上部表面にわたって置かれる。
第2図ないし第3図および第5図において示されるよう
に、pc基板30にpc基板30の下表面にボンディン
グされた第2の金属層50が与えられたときは、上に論
じられたように両側部上に接着剤を有するテープをまた
含む絶縁の第2の層64が金属層50に、それを次いで
順に絶縁層64にボンディングされる金属熱シンク20
から電気的に絶縁するために、ボンディングされてもよ
く、または2つの隣接した基板上のトレースを互いに絶
縁するために、多層基板により商業的に使用されるプリ
プレグを使用してもよい。代替的には、pc基板30は
、ダイ10を熱シンク20に絶縁的にボンディングする
ために使用された早くに述べられたエポキシ接着剤14
を用いて熱シンク20にボンディングされてもよい。ど
ちらのボンディング方法でも、また第4図において示さ
れるように、金属層50がないときは熱シンク20をp
c基板30に直接にボンディングするために使用されて
もよい。
に、pc基板30にpc基板30の下表面にボンディン
グされた第2の金属層50が与えられたときは、上に論
じられたように両側部上に接着剤を有するテープをまた
含む絶縁の第2の層64が金属層50に、それを次いで
順に絶縁層64にボンディングされる金属熱シンク20
から電気的に絶縁するために、ボンディングされてもよ
く、または2つの隣接した基板上のトレースを互いに絶
縁するために、多層基板により商業的に使用されるプリ
プレグを使用してもよい。代替的には、pc基板30は
、ダイ10を熱シンク20に絶縁的にボンディングする
ために使用された早くに述べられたエポキシ接着剤14
を用いて熱シンク20にボンディングされてもよい。ど
ちらのボンディング方法でも、また第4図において示さ
れるように、金属層50がないときは熱シンク20をp
c基板30に直接にボンディングするために使用されて
もよい。
上に述べられたように、金属層40の上の絶縁層60に
ボンディングされたリードフレーム70は、形成された
従来のリードフレームであるが中央のダイ装着パドルな
しのものを、含んでもよい。
ボンディングされたリードフレーム70は、形成された
従来のリードフレームであるが中央のダイ装着パドルな
しのものを、含んでもよい。
第2図ないし第4図において最もよく見られるように、
リードフレーム70のリード72の内部の端縁は、ダイ
10から間隔を空けられかつpc基板30における開口
部34の端縁に一般的に隣接した点において、終端とな
ってもよい。このことについては、リード72の内部の
端縁の終端およびダイ10上の端子のパッド12の間の
間隔は、ダイ10の大きさに依存して変化してもよいこ
とが、注目されるべきである。
リードフレーム70のリード72の内部の端縁は、ダイ
10から間隔を空けられかつpc基板30における開口
部34の端縁に一般的に隣接した点において、終端とな
ってもよい。このことについては、リード72の内部の
端縁の終端およびダイ10上の端子のパッド12の間の
間隔は、ダイ10の大きさに依存して変化してもよいこ
とが、注目されるべきである。
リード72の内部の端部およびダイの上の端子のパッド
12の間の間隔が大きいときは、たとえば第6図の実施
例において示されるように、金属トレース40aないし
40fは、金属層40をパターン化させることによりp
c基板30の上に形成されてもよい。次いで、金属トレ
ース40aないし40fは、リード72および端子のパ
ッド12の間のブリッジとして作用し、それによってリ
ードおよびダイの端子のパッドの間の長いワイヤの使用
を避ける。
12の間の間隔が大きいときは、たとえば第6図の実施
例において示されるように、金属トレース40aないし
40fは、金属層40をパターン化させることによりp
c基板30の上に形成されてもよい。次いで、金属トレ
ース40aないし40fは、リード72および端子のパ
ッド12の間のブリッジとして作用し、それによってリ
ードおよびダイの端子のパッドの間の長いワイヤの使用
を避ける。
金属層40の別個の金属部分またはトレース40aない
し40fへの分割については、金属層50はまた多数の
セグメントに分割され、それぞれのバイアが各セグメン
トに電気的に接続されるように下へ延びることもできる
ことが、注目されるべきである。
し40fへの分割については、金属層50はまた多数の
セグメントに分割され、それぞれのバイアが各セグメン
トに電気的に接続されるように下へ延びることもできる
ことが、注目されるべきである。
実施例のどれにおいても、金のワイヤ76を介してリー
ドフレーム70の上のリード72へ電気的接続が行なわ
れ、その金のワイヤは次いでそれらの両端部において、
直接に金属バス層40へ、金属トレース部分40aない
し40fへ、pc基板30の上の端子のパッド42へま
たはダイ10の上の端子のパッド12へ、のいずれかへ
接続される。もし望まれれば、金属ワイヤ76はまた、
第3図の右側に示されるように端子のパッド42および
バイア46bを介する代わりに、リード72または金属
トレース部分40aないし40fから熱シンク20へ直
接に接続されてもよい。
ドフレーム70の上のリード72へ電気的接続が行なわ
れ、その金のワイヤは次いでそれらの両端部において、
直接に金属バス層40へ、金属トレース部分40aない
し40fへ、pc基板30の上の端子のパッド42へま
たはダイ10の上の端子のパッド12へ、のいずれかへ
接続される。もし望まれれば、金属ワイヤ76はまた、
第3図の右側に示されるように端子のパッド42および
バイア46bを介する代わりに、リード72または金属
トレース部分40aないし40fから熱シンク20へ直
接に接続されてもよい。
電気的接続のどちらの方法においても、たとえば熱シン
ク20は、接地平面またはVssラインとして機能する
ように、たとえば第3図において示されたようにバイア
46を介して、電気的に接続されてもよく、かつたとえ
ば金属層40または金属層50(ワイヤ46aを介する
)のどちらかは、パッケージの電気的特性を改良をする
ために電力またはVccバスとして機能するように、電
気的に接続されてもよい。
ク20は、接地平面またはVssラインとして機能する
ように、たとえば第3図において示されたようにバイア
46を介して、電気的に接続されてもよく、かつたとえ
ば金属層40または金属層50(ワイヤ46aを介する
)のどちらかは、パッケージの電気的特性を改良をする
ために電力またはVccバスとして機能するように、電
気的に接続されてもよい。
熱シンク20および/または金属層4oおよび/または
50をVccおよびVssバスとして使用して、vcc
またはVssバスの内部のトレースがたとえどこから始
まっても、外部のトレースまたはリードをVccおよび
Vssバスからコーナピンのような指定されたピンヘボ
ンディングすることにより、バーンイン基板の標準化お
よび多分検査インタフェース基板の標準化を達成できる
こともまた、注目されるべきである。内部のVsSおよ
びVccパッドの位置がたとえどこでもすべての外部の
VccおよびVssリードは同じであるので、次いで1
つのパッケージのためにただ1つの基板だけが必要とさ
れる。また、そのような高電流のVccおよびVssピ
ンは、インダクタンスおよび抵抗を減じるために広くさ
れることができる。
50をVccおよびVssバスとして使用して、vcc
またはVssバスの内部のトレースがたとえどこから始
まっても、外部のトレースまたはリードをVccおよび
Vssバスからコーナピンのような指定されたピンヘボ
ンディングすることにより、バーンイン基板の標準化お
よび多分検査インタフェース基板の標準化を達成できる
こともまた、注目されるべきである。内部のVsSおよ
びVccパッドの位置がたとえどこでもすべての外部の
VccおよびVssリードは同じであるので、次いで1
つのパッケージのためにただ1つの基板だけが必要とさ
れる。また、そのような高電流のVccおよびVssピ
ンは、インダクタンスおよび抵抗を減じるために広くさ
れることができる。
ダイ10を熱シンク20ヘボンデイングし、ダイの周辺
のpc基板30を10の周囲の熱シンク20ヘボンデイ
ングし、リードフレーム70をpC基板30ヘボンディ
ングし、ダイ10の上の端子のパッド12へ、金属層ま
たはパターン40および50へならびに熱シンク20へ
のそれぞれにリード72の電気的接続をボンディングす
ることによる構造の組立ての後で構造はカプセル封じす
ることができる。この構造は、第2図において示される
ように、エポキシまたはポリイミド樹脂80のような適
当なプラスチックのカプセル封じ材料においてカプセル
封じされ、ただリード72のチップ74だけをカプセル
封じされたパッケージから露出させておく。そのような
プラスチックのカプセル封じは、カプセル封じの型への
挿入より前に、すべての構成要素を一緒に、すなわちリ
ードフレーム70、ダイ10、熱シンク20およびpc
基板30をプリアセンブリすることにより、大いに促進
される。
のpc基板30を10の周囲の熱シンク20ヘボンデイ
ングし、リードフレーム70をpC基板30ヘボンディ
ングし、ダイ10の上の端子のパッド12へ、金属層ま
たはパターン40および50へならびに熱シンク20へ
のそれぞれにリード72の電気的接続をボンディングす
ることによる構造の組立ての後で構造はカプセル封じす
ることができる。この構造は、第2図において示される
ように、エポキシまたはポリイミド樹脂80のような適
当なプラスチックのカプセル封じ材料においてカプセル
封じされ、ただリード72のチップ74だけをカプセル
封じされたパッケージから露出させておく。そのような
プラスチックのカプセル封じは、カプセル封じの型への
挿入より前に、すべての構成要素を一緒に、すなわちリ
ードフレーム70、ダイ10、熱シンク20およびpc
基板30をプリアセンブリすることにより、大いに促進
される。
第7図を参照すると、この発明のもう1つの実施例が示
され、そこでPC基板30′は熱シンク20′を受ける
ためにショルダ36を設けるように修正され、pc基板
30′のより低い表面の部分38を露出させておき、そ
れは1つまたはより多くの減結合するコンデンサのそれ
への直接の装着を許容し、その減結合するコンデンサは
たとえば熱シンク20′の間に電気的に接続されてり一
ド92を介してVssラインとして機能し、かつ金属層
40へのバイア94を介してVcc電力バスとして作用
する。
され、そこでPC基板30′は熱シンク20′を受ける
ためにショルダ36を設けるように修正され、pc基板
30′のより低い表面の部分38を露出させておき、そ
れは1つまたはより多くの減結合するコンデンサのそれ
への直接の装着を許容し、その減結合するコンデンサは
たとえば熱シンク20′の間に電気的に接続されてり一
ド92を介してVssラインとして機能し、かつ金属層
40へのバイア94を介してVcc電力バスとして作用
する。
第6図の実施例を参照して前に論じられたように、たと
えばVssl、Vss2、VcclおよびVcc2ライ
ンのためにそれぞれに機能するように、この実施例にお
いてセグメント化された低い方の金属層50がまた設け
られ、バイアが各セグメントを構造の上方の表面の上の
適当なリードに接続してもよい。そのような場合には、
構造の簡単さのために、熱シンク20′から電気的に間
隔を空けられたpc基板30’の露出された部分38の
上に、セグメント化された金属層が形成されることがで
きる。望まれるときには、次いでセグメントの間にそれ
らを一緒に容量的に結合するためにブリッジを構成する
コンデンサ90を形成することができる。
えばVssl、Vss2、VcclおよびVcc2ライ
ンのためにそれぞれに機能するように、この実施例にお
いてセグメント化された低い方の金属層50がまた設け
られ、バイアが各セグメントを構造の上方の表面の上の
適当なリードに接続してもよい。そのような場合には、
構造の簡単さのために、熱シンク20′から電気的に間
隔を空けられたpc基板30’の露出された部分38の
上に、セグメント化された金属層が形成されることがで
きる。望まれるときには、次いでセグメントの間にそれ
らを一緒に容量的に結合するためにブリッジを構成する
コンデンサ90を形成することができる。
上に示された実施例または修正のいずれにおいても、結
果として生ずるプラスチックでカプセル封じされた集積
回路のパッケージは、ダイ10の熱シンク20への直接
のボンディングによる優秀な熱放散特性と、またパッケ
ージにおける別個の接地および電力平面の準備による改
良された電気的特性との双方を与える。そのような構造
の使用は、また結果として生ずる成型されたパッケージ
の電気的特性をさらに向上させるように、カプセル封じ
より前に減結合するコンデンサを構造に装着することを
許容する。
果として生ずるプラスチックでカプセル封じされた集積
回路のパッケージは、ダイ10の熱シンク20への直接
のボンディングによる優秀な熱放散特性と、またパッケ
ージにおける別個の接地および電力平面の準備による改
良された電気的特性との双方を与える。そのような構造
の使用は、また結果として生ずる成型されたパッケージ
の電気的特性をさらに向上させるように、カプセル封じ
より前に減結合するコンデンサを構造に装着することを
許容する。
第1図は、電気的にリードフレーム上のリードに直接に
接続されるか、リードフレームにおよびpc基板の上部
の表面上のバスに接続されるか、またはリードフレーム
に接続されかつ熱シンクとまたはコンタクトパッドの下
のバイアを介してpc基板の低い方の表面上の導電性の
パターンとのどちらかとのコンタクトをつくるためにp
c基板の上部の上の別個のコンタクトパッドに接続され
る、集積回路のダイの上の端子のパッドを示す、この発
明の第1の実施例の上面図である。 第2図は、pc基板の上方の表面上の金属パターンがp
c基板の内部および外部の端縁と同一平面として示され
ることを除いては、線■−■に沿ってとられた、第1図
の実施例の垂直の断面図である。 第3図は、端子のパッドおよびpc基板の上方の表面上
の金属パターンがそれぞれにpc基板の内部および外部
の端縁と同一平面として描かれることを除いては、線■
−■に沿ってとられた、第1図の実施例のもう1つの垂
直の断面図である。 pc基板の端子のパッドは、バイアを介してpc基板の
低い方の表面上のパターンへまたはpc基板の下の熱シ
ンクへのどちらかへ電気的に接続されて示される。 第4図は、pc基板の低い方の側部の上の金属導電パタ
ーンの除去を除いては、第1図ないし第3図において示
された構造の垂直の断面図である。 第5図は、明快さのために省略されている絶縁層を除い
ては、第1図において示された構造の展開図である。 第6図は、第1図においてpc基板の上部の表面上に示
された金属バスが金属ラインのパターンにより置換えら
れていることを除いては、第1図において示されたもの
に類似したこの発明のもう1つの実施例の上面図である
。 第7図は、pc基板の一部分の上に装着された減結合す
るコンデンサの付加を除いては、第1図ないし第3図の
それに類似した構造を有するこの発明のもう1つの実施
例の垂直の断面図である。 図において、10は集積回路のダイ、14は接着剤の層
、20は熱シンク、30はpc基板、34は開口部、4
0は金属層、42は端子のパッド、50は金属層、60
は絶縁の層、64は第2の絶縁の層、70はリードフレ
ーム、72はリード、76はワイヤ、90は源結合する
コンデンサ、92はリードである。
接続されるか、リードフレームにおよびpc基板の上部
の表面上のバスに接続されるか、またはリードフレーム
に接続されかつ熱シンクとまたはコンタクトパッドの下
のバイアを介してpc基板の低い方の表面上の導電性の
パターンとのどちらかとのコンタクトをつくるためにp
c基板の上部の上の別個のコンタクトパッドに接続され
る、集積回路のダイの上の端子のパッドを示す、この発
明の第1の実施例の上面図である。 第2図は、pc基板の上方の表面上の金属パターンがp
c基板の内部および外部の端縁と同一平面として示され
ることを除いては、線■−■に沿ってとられた、第1図
の実施例の垂直の断面図である。 第3図は、端子のパッドおよびpc基板の上方の表面上
の金属パターンがそれぞれにpc基板の内部および外部
の端縁と同一平面として描かれることを除いては、線■
−■に沿ってとられた、第1図の実施例のもう1つの垂
直の断面図である。 pc基板の端子のパッドは、バイアを介してpc基板の
低い方の表面上のパターンへまたはpc基板の下の熱シ
ンクへのどちらかへ電気的に接続されて示される。 第4図は、pc基板の低い方の側部の上の金属導電パタ
ーンの除去を除いては、第1図ないし第3図において示
された構造の垂直の断面図である。 第5図は、明快さのために省略されている絶縁層を除い
ては、第1図において示された構造の展開図である。 第6図は、第1図においてpc基板の上部の表面上に示
された金属バスが金属ラインのパターンにより置換えら
れていることを除いては、第1図において示されたもの
に類似したこの発明のもう1つの実施例の上面図である
。 第7図は、pc基板の一部分の上に装着された減結合す
るコンデンサの付加を除いては、第1図ないし第3図の
それに類似した構造を有するこの発明のもう1つの実施
例の垂直の断面図である。 図において、10は集積回路のダイ、14は接着剤の層
、20は熱シンク、30はpc基板、34は開口部、4
0は金属層、42は端子のパッド、50は金属層、60
は絶縁の層、64は第2の絶縁の層、70はリードフレ
ーム、72はリード、76はワイヤ、90は源結合する
コンデンサ、92はリードである。
Claims (19)
- (1)集積回路のダイに電気的に接続された信号ライン
に隣接した1つまたはより多くの別個の接地および/ま
たは電力平面を含み、改良された熱放散および低い接地
ノイズの双方を特徴とする高性能のプラスチックでカプ
セル封じされた集積回路のパッケージであって、 a、熱を放散させることができ、かつまた接地または電
力平面として機能することができる導電性の熱シンク部
材と、 b、前記熱シンク部材の一方の表面に中央にかつ絶縁的
にボンディングされた集積回路のダイと、c、周辺のプ
リント回路基板とを含み、その第1の表面の少なくとも
一部分は前記熱シンクの表面上の前記中央に装着された
ダイを囲むように前記熱シンク表面にボンディングされ
、かつその上の第2の表面には1つまたはより多くの導
電性の部材が形成され、さらに、 d、それらの内部の端部においてそれぞれに、前記集積
回路のダイの上の端子のパッドへ、前記プリント回路基
板の前記第2の表面上の前記1つまたはより多くの導電
性の部材へおよび前記導電性の熱シンク部材へ電気的に
接続された1つまたはより多くのリードを含む、前記プ
リント回路基板の前記第2の表面に絶縁的にボンディン
グされたリードフレームアセンブリと、 e、前記集積回路のダイ、前記熱シンク、前記プリント
回路基板およびその上の前記リードの外部の端部を除い
た前記リードフレームのすべてを完全に囲む、プラスチ
ックのカプセル封じ材料とを含む、集積回路のパッケー
ジ。 - (2)前記プリント回路基板の前記第1の表面にはまた
1つまたはより多くの導電性の部材が、設けられ、前記
導電性の熱シンクは前記プリント回路基板の前記第1の
表面に絶縁的に装着され、かつ前記リードフレーム上の
1つまたはより多くのリードはまた前記プリント回路基
板の前記第1の表面上の前記1つまたはより多くの導電
性の部材に電気的に接続される、請求項1に記載の高性
能のプラスチックでカプセル封じされた集積回路のパッ
ケージ。 - (3)導電性の端子のパッドはまた前記プリント回路基
板の前記第2の表面上に形成され、かつ導電性のバイア
は前記端子のパッドの下に前記プリント回路基板を介し
て前記プリント回路基板の前記第1の表面上の前記1つ
またはより多くの導電性の部材と電気的コンタクトをつ
くるために延びて形成される、請求項2に記載の高性能
のプラスチックでカプセル封じされた集積回路のパッケ
ージ。 - (4)前記プリント回路基板を介して延びる1つまたは
より多くの前記導電性のバイアは、前記プリント回路基
板が前記パッケージのために電力または接地バスとして
機能することを許容するためにそこへ前記プリント回路
基板がボンディングされる前記金属熱シンクと電気的コ
ンタクトをつくる、請求項3に記載の高性能のプラスチ
ックでカプセル封じされた集積回路のパッケージ。 - (5)リードワイヤは前記リードフレーム上の前記リー
ドを前記プリント回路基板の前記第2の表面上の前記端
子のパッドと相互接続させ、かつリードワイヤはまた前
記プリント回路基板の端子のパッドを前記ダイの上の端
子のパッドと相互接続させる、請求項3に記載の高性能
のプラスチックでカプセル封じされた集積回路のパッケ
ージ。 - (6)リードワイヤは前記リードフレーム上の前記リー
ドを前記プリント回路基板の前記第2の表面上の前記1
つまたはより多くの導電性の部材と接続し、かつリード
ワイヤはまた前記プリント回路基板の前記第2の表面上
の前記1つまたはより多くの導電性の部材を前記ダイの
上の1つまたはより多くの端子のパッドと相互接続させ
る、請求項3に記載の高性能のプラスチックでカプセル
封じされた集積回路のパッケージ。 - (7)前記プリント回路基板の前記第2の表面上の前記
1つまたはより多くの導電性の部材の少なくとも1つは
電力または接地バスとして機能し、かつ前記ダイの端子
のパッドの2つまたはより多くは前記電力または接地バ
スに電気的に接続される、請求項3に記載の高性能のプ
ラスチックでカプセル封じされた集積回路のパッケージ
。 - (8)前記プリント回路基板の前記第1の表面上の前記
1つまたはより多くの導電性の部材の少なくとも1つは
電力または接地バスとして機能し、かつ前記ダイの端子
のパッドの2つまたはより多くは前記プリント回路基板
の前記第2の表面上の1つまたはより多くの前記端子の
パッドおよびその下の前記バイアを介して前記電力また
は接地バスに電気的に接続される、請求項3に記載の高
性能のプラスチックでカプセル封じされた集積回路のパ
ッケージ。 - (9)前記熱シンクがまた電力または接地バスとして機
能するときは、リードワイヤはそれぞれに2つまたはよ
り多くの前記ダイの端子のパッドを前記熱シンクに電気
的に接続させる、請求項3に記載の高性能のプラスチッ
クでカプセル封じされた集積回路のパッケージ。 - (10)前記熱シンク部材は一般的に長四角形であり、
前記熱シンク部材の一方の表面に中央に装着された前記
集積回路のダイは一般的に長四角形であり、かつ前記周
辺のプリント回路基板はまた一般的に長四角形であり、
そこに中央に形成された一般的に長四角形の開口部を有
し、その開口部は前記長四角形の集積回路のダイより大
きく、それによって前記プリント回路基板および前記集
積回路のダイの双方が前記長四角形の熱シンクに中央に
装着されるときは、前記プリント回路基板および前記集
積回路のダイの間に前記熱シンクの前記一方の表面の一
部分を露出させる、請求項2に記載の高性能のプラスチ
ックでカプセル封じされた集積回路のパッケージ。 - (11)前記ダイのそれぞれの下表面および前記プリン
ト回路基板はどちらも前記熱シンクの上方の表面に同平
面にボンディングされ、それによって前記プリント回路
基板は前記ダイから前記熱シンクへの熱の伝達を妨げる
ことなしに前記ダイを囲む、請求項10に記載の高性能
のプラスチックでカプセル封じされた集積回路のパッケ
ージ。 - (12)前記プリント回路基板の前記第2の表面は前記
集積回路のダイの上の1つまたはより多くの前記端子の
パッドにおよび前記リードフレーム上の1つまたはより
多くの前記リードにそれぞれに電気的に接続された端子
のパッドをさらに含み、かつ前記プリント回路基板はそ
の前記第2の表面上の前記端子のパッドをそれぞれにそ
の前記第1の表面上の前記導電性の部材におよび前記導
電性の熱シンク部材に電気的に接続させる1つまたはよ
り多くのバイアをさらに含む、請求項1に記載の高性能
のプラスチックでカプセル封じされた集積回路のパッケ
ージ。 - (13)集積回路のダイに電気的に接続された信号ライ
ンに隣接した1つまたはより多くの別個の接地および/
または電力平面を含み、改良された熱放散および低い接
地ノイズの双方を特徴とする、高性能のプラスチックで
カプセル封じされた集積回路のパッケージであって、 a、熱を放散させることができ、かつまた接地または電
力平面として機能することができる導電性の長四角形の
熱シンク部材と、 b、前記熱シンク部材の一方の表面上に中央にかつ絶縁
的に装着され、その上に形成されたダイの端子のパッド
を有する長四角形の集積回路のダイと、 c、前記熱シンク部材にボンディングされた一般的に長
四角形の周辺のプリント回路基板とを含み、そのプリン
ト回路基板は、 I 、その上に形成された1つまたはより多くの導電性
の平面の部材を有する第1の表面を含み、前記第1の表
面は前記導電性の熱シンク部材に絶縁的にボンディング
され、さらに、 II、その上に形成された1つまたはより多くの導電性の
平面の部材およびその上にまた形成されかつ前記導電性
の平面部材から電気的に間隔を空けられた1つまたはよ
り多くの端子のパッドを有する第2の表面と、 III、前記第2の表面上の1つまたはより多くの前記端
子のパッドを前記プリント回路基板の前記第1の表面上
の1つまたはより多くの前記導電性の平面部材へおよび
そこへ前記プリント回路基板がボンディングされる前記
導電性の熱シンク部材へそれぞれに電気的に接続するた
めに、そこに形成された導電性のバイアと、 IV、そこに中央に形成された前記長四角形の集積回路の
ダイより大きい一般的に長四角形の開口部とを含み、そ
れによって前記長四角形のプリント回路基板は一般的に
前記熱シンクの表面上の前記中央に装着されたダイを囲
み、さらに、d、前記プリント回路基板の前記第2の表
面に絶縁的にボンディングされたリードフレームアセン
ブリを含み、そのリードフレームアセンブリは1つまた
はより多くのリードを含み、そのリードはそれらの内部
の端部においてそれぞれに前記集積回路のダイの上の前
記端子のパッドへ、前記プリント回路基板の前記第2の
表面上の前記1つまたはより多くの導電性の部材へおよ
び前記プリント回路基板の前記第1の表面上の前記1つ
またはより多くの導電性の部材ならびに前記プリント回
路基板の前記第2の表面上の前記端子のパッドおよび前
記バイアを介して前記導電性の熱シンク部材へ接続され
、さらに e、前記集積回路のダイ、前記熱シンク、前記プリント
回路基板およびその上の前記リードの外部の端部を除い
た前記リードフレームのすべてを完全に囲む、プラスチ
ックのカプセル封じ材料を含む、集積回路のパッケージ
。 - (14)前記プリント回路基板を介して延びる1つまた
はより多くの前記導電性のバイアは、前記プリント回路
基板が前記パッケージのために電力または接地バスとし
て機能することを許容するためにそこに前記プリント回
路基板がボンディングされる前記金属の熱シンクと電気
的コンタクトをつくる、請求項13に記載の高性能のプ
ラスチックでカプセル封じされた集積回路のパッケージ
。 - (15)リードワイヤは前記リードフレーム上の前記リ
ードを前記プリント回路基板の前記第2の表面上の前記
端子のパッドに相互接続させ、かつリードワイヤはまた
前記プリント回路基板の端子のパッドを前記ダイの上の
端子のパッドに相互接続させる、請求項13に記載の高
性能のプラスチックでカプセル封じされた集積回路のパ
ッケージ。 - (16)リードワイヤは前記リードフレーム上の前記リ
ードを前記プリント回路基板の前記第2の表面上の前記
1つまたはより多くの導電性の部材に接続させ、かつリ
ードワイヤはまた前記プリント回路基板の前記第2の表
面上の前記1つまたはより多くの導電性の部材を前記ダ
イの上の1つまたはより多くの端子のパッドに相互接続
させる、請求項13に記載の高性能のプラスチックでカ
プセル封じされた集積回路のパッケージ。 - (17)前記プリント回路基板の前記第2の表面上の前
記1つまたはより多くの導電性の部材の少なくとも1つ
は電力または接地バスとして機能し、かつ前記ダイの端
子のパッドの2つまたはよりの多くは前記電力または接
地バスに電気的に接続される、請求項13に記載の高性
能のプラスチックでカプセル封じされた集積回路のパッ
ケージ。 - (18)前記プリント回路基板の前記第1の表面上の前
記1つまたはより多くの導電性の部材の少なくとも1つ
は電力または接地バスとして機能し、かつ前記ダイの端
子のパッドの2つまたはより多くは前記プリント回路基
板の前記第2の表面上の1つまたはより多くの前記端子
のパッドおよびその下の前記バイアを介して前記電力ま
たは接地バスに電気的に接続される、請求項13に記載
の高性能のプラスチックでカプセル封じされた集積回路
のパッケージ。 - (19)集積回路のダイに電気的に接続された信号ライ
ンに隣接した1つまたはより多くの別個の接地および/
または電力平面を含み、改良された熱放散および低い接
地ノイズの双方により特徴づけられた、高性能のプラス
チックでカプセル封じされた集積回路のパッケージであ
って、a、熱を放散させることができ、かつまた接地ま
たは電力表面として機能することができる、導電性の長
四角形の熱シンク部材と、 b、前記熱シンク部材の一方の表面に中央にかつ絶縁的
に装着されかつその上に形成されたダイの端子のパッド
を有する、長四角形の集積回路のダイと、 c、前記ダイと同平面にかつ前記ダイを囲んで前記熱シ
ンク部材にボンディングされている低い方の表面を有す
る、一般的に長四角形の周辺のプリント回路基板とを含
み、前記プリント回路基板は、さらに、 I 、その上に形成された1つまたはより多くの導電性
の平面の部材を有し、前記ダイの端子のパッドの2つま
たはより多くに電気的に接続された少なくとも1つの電
力または接地バスを含む第1の表面を含み、前記第1の
表面は前記導電性の熱シンク部材に絶縁的にボンディン
グされ、II、その上に形成された1つまたはより多くの
導電性の平面部材を有し、前記ダイの端子のパッドの2
つまたはより多くに電気的に接続された少なくとも1つ
の電力または接地バスを含み、かつ1つまたはより多く
の端子のパッドがまたその上にかつ前記導電性の平面部
材から電気的に間隔を空けられて形成される、第2の表
面と、 III、そこに形成されて、前記第2の表面上の前記端子
のパッドの1つまたはより多くを前記プリント回路基板
の前記第1の表面上の前記導電性の平面部材の1つまた
はより多くへおよびそこへ前記プリント回路基板がボン
ディングされている前記導電性の熱シンク部材へそれぞ
れに電気的に接続するための、導電性のバイアと、 IV、そこに中央に形成された前記長四角形の集積回路の
ダイより大きい一般的に長四角形の開口部とを含み、そ
れによって前記長四角形のプリント回路基板は一般的に
前記熱シンク表面上の前記中央に装着されたダイを囲み
、 d、前記プリント回路基板の前記第2の表面に絶縁的に
ボンディングされたリードフレームアセンブリを含み、
そのリードフレームアセンブリは1つまたはより多くの
リードを含み、そのリードはそれらの内部の端部におい
て、前記集積回路のダイの上の前記端子のパッドへ前記
プリント回路基板の前記第2の表面上の前記1つまたは
より多くの導電性の部材へ、かつ前記プリント回路基板
の前記第1の表面上の前記1つまたはより多くの導電性
の部材および前記プリント回路基板の前記第2の表面上
の前記端子のパッドおよび前記バイアを介して前記導電
性の熱シンク部材へ、それぞれに接続され、さらに、 e、前記集積回路のダイ、前記熱シンク、前記プリント
回路基板およびその上の前記リードの外部の端部を除い
た前記リードフレームのすべてを完全に囲む、プラスチ
ックのカプセル封じ材料とを含む、集積回路のパッケー
ジ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/402,940 US4975761A (en) | 1989-09-05 | 1989-09-05 | High performance plastic encapsulated package for integrated circuit die |
US402,940 | 1989-09-05 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0399455A true JPH0399455A (ja) | 1991-04-24 |
Family
ID=23593893
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2234337A Pending JPH0399455A (ja) | 1989-09-05 | 1990-09-03 | 高性能のプラスチックでカプセル封じされた集積回路のパッケージ |
Country Status (3)
Country | Link |
---|---|
US (1) | US4975761A (ja) |
EP (1) | EP0416726A3 (ja) |
JP (1) | JPH0399455A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05335366A (ja) * | 1992-05-29 | 1993-12-17 | Nec Corp | 半導体装置 |
JP2012239189A (ja) * | 2000-09-15 | 2012-12-06 | Qualcomm Atheros Inc | 集積されたパワー増幅器を有するcmosトランシーバ |
Families Citing this family (61)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5254871A (en) * | 1988-11-08 | 1993-10-19 | Bull, S.A. | Very large scale integrated circuit package, integrated circuit carrier and resultant interconnection board |
US5202288A (en) * | 1990-06-01 | 1993-04-13 | Robert Bosch Gmbh | Method of manufacturing an electronic circuit component incorporating a heat sink |
US5196725A (en) * | 1990-06-11 | 1993-03-23 | Hitachi Cable Limited | High pin count and multi-layer wiring lead frame |
CA2047486C (en) * | 1990-07-21 | 2002-03-05 | Shigeru Katayama | Semiconductor device and method for manufacturing the same |
US5596231A (en) * | 1991-08-05 | 1997-01-21 | Asat, Limited | High power dissipation plastic encapsulated package for integrated circuit die |
IT1252136B (it) * | 1991-11-29 | 1995-06-05 | St Microelectronics Srl | Struttura di dispositivo a semiconduttore con dissipatore metallico e corpo in plastica, con mezzi per una connessione elettrica al dissipatore di alta affidabilita' |
US5328870A (en) * | 1992-01-17 | 1994-07-12 | Amkor Electronics, Inc. | Method for forming plastic molded package with heat sink for integrated circuit devices |
US5831836A (en) * | 1992-01-30 | 1998-11-03 | Lsi Logic | Power plane for semiconductor device |
JPH06120374A (ja) * | 1992-03-31 | 1994-04-28 | Amkor Electron Inc | 半導体パッケージ構造、半導体パッケージ方法及び半導体パッケージ用放熱板 |
US5483100A (en) * | 1992-06-02 | 1996-01-09 | Amkor Electronics, Inc. | Integrated circuit package with via interconnections formed in a substrate |
US5309322A (en) * | 1992-10-13 | 1994-05-03 | Motorola, Inc. | Leadframe strip for semiconductor packages and method |
JPH06295962A (ja) * | 1992-10-20 | 1994-10-21 | Ibiden Co Ltd | 電子部品搭載用基板およびその製造方法並びに電子部品搭載装置 |
US5482898A (en) * | 1993-04-12 | 1996-01-09 | Amkor Electronics, Inc. | Method for forming a semiconductor device having a thermal dissipator and electromagnetic shielding |
US6326678B1 (en) | 1993-09-03 | 2001-12-04 | Asat, Limited | Molded plastic package with heat sink and enhanced electrical performance |
US6552417B2 (en) | 1993-09-03 | 2003-04-22 | Asat, Limited | Molded plastic package with heat sink and enhanced electrical performance |
JP2931741B2 (ja) * | 1993-09-24 | 1999-08-09 | 株式会社東芝 | 半導体装置 |
US5701034A (en) * | 1994-05-03 | 1997-12-23 | Amkor Electronics, Inc. | Packaged semiconductor die including heat sink with locking feature |
US5508556A (en) * | 1994-09-02 | 1996-04-16 | Motorola, Inc. | Leaded semiconductor device having accessible power supply pad terminals |
US5542175A (en) * | 1994-12-20 | 1996-08-06 | International Business Machines Corporation | Method of laminating and circuitizing substrates having openings therein |
US5566448A (en) * | 1995-06-06 | 1996-10-22 | International Business Machines Corporation | Method of construction for multi-tiered cavities used in laminate carriers |
US5963796A (en) * | 1996-07-29 | 1999-10-05 | Lg Semicon Co., Ltd. | Fabrication method for semiconductor package substrate and semiconductor package |
US5877561A (en) * | 1995-07-28 | 1999-03-02 | Lg Semicon Co., Ltd. | Plate and column type semiconductor package having heat sink |
US6084299A (en) * | 1995-11-09 | 2000-07-04 | International Business Machines Corporation | Integrated circuit package including a heat sink and an adhesive |
US5825623A (en) * | 1995-12-08 | 1998-10-20 | Vlsi Technology, Inc. | Packaging assemblies for encapsulated integrated circuit devices |
JP2770820B2 (ja) * | 1996-07-01 | 1998-07-02 | 日本電気株式会社 | 半導体装置の実装構造 |
US7336468B2 (en) | 1997-04-08 | 2008-02-26 | X2Y Attenuators, Llc | Arrangement for energy conditioning |
US7321485B2 (en) | 1997-04-08 | 2008-01-22 | X2Y Attenuators, Llc | Arrangement for energy conditioning |
US9054094B2 (en) | 1997-04-08 | 2015-06-09 | X2Y Attenuators, Llc | Energy conditioning circuit arrangement for integrated circuit |
US5859474A (en) * | 1997-04-23 | 1999-01-12 | Lsi Logic Corporation | Reflow ball grid array assembly |
US6512680B2 (en) * | 1997-09-19 | 2003-01-28 | Canon Kabushiki Kaisha | Semiconductor package |
US6285075B1 (en) * | 1998-11-02 | 2001-09-04 | Asat, Limited | Integrated circuit package with bonding planes on a ceramic ring using an adhesive assembly |
FR2788882A1 (fr) * | 1999-01-27 | 2000-07-28 | Schlumberger Systems & Service | Dispositif a circuits integres, module electronique pour carte a puce utilisant le dispositif et procede de fabrication dudit dispositif |
US6052045A (en) * | 1999-03-12 | 2000-04-18 | Kearney-National, Inc. | Electromechanical switching device package with controlled impedance environment |
US6326235B1 (en) * | 2000-05-05 | 2001-12-04 | Amkor Technology, Inc. | Long wire IC package fabrication method |
US6429515B1 (en) | 2000-05-05 | 2002-08-06 | Amkor Technology, Inc. | Long wire IC package |
US6429536B1 (en) * | 2000-07-12 | 2002-08-06 | Advanced Semiconductor Engineering, Inc. | Semiconductor device |
US6833611B2 (en) * | 2000-07-12 | 2004-12-21 | Advanced Semiconductor Engineering, Inc. | Semiconductor device |
USRE38381E1 (en) | 2000-07-21 | 2004-01-13 | Kearney-National Inc. | Inverted board mounted electromechanical device |
US6476472B1 (en) | 2000-08-18 | 2002-11-05 | Agere Systems Inc. | Integrated circuit package with improved ESD protection for no-connect pins |
JP4892781B2 (ja) * | 2001-01-18 | 2012-03-07 | 富士電機株式会社 | 半導体物理量センサ |
US7183658B2 (en) * | 2001-09-05 | 2007-02-27 | Intel Corporation | Low cost microelectronic circuit package |
JP3715229B2 (ja) * | 2001-10-29 | 2005-11-09 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
ATE373869T1 (de) * | 2002-03-08 | 2007-10-15 | Kearney National Inc | Relaisformgehäuse zur oberflächenanbringung und verfahren zu seiner herstellung |
DE102004031455B4 (de) * | 2004-06-29 | 2014-10-30 | Infineon Technologies Ag | Verfahren zur Erstellung eines ESD-Schutzes bei einem mikroelektronischen Baustein und entsprechend ausgebildeter mikroelektronischer Baustein |
US7211887B2 (en) * | 2004-11-30 | 2007-05-01 | M/A-Com, Inc. | connection arrangement for micro lead frame plastic packages |
US7183638B2 (en) * | 2004-12-30 | 2007-02-27 | Intel Corporation | Embedded heat spreader |
JP2008537843A (ja) | 2005-03-01 | 2008-09-25 | エックストゥーワイ アテニュエイターズ,エルエルシー | 内部で重なり合った調整器 |
JP4545022B2 (ja) * | 2005-03-10 | 2010-09-15 | 三洋電機株式会社 | 回路装置およびその製造方法 |
JP5353153B2 (ja) * | 2007-11-09 | 2013-11-27 | パナソニック株式会社 | 実装構造体 |
US7834436B2 (en) * | 2008-03-18 | 2010-11-16 | Mediatek Inc. | Semiconductor chip package |
US8159052B2 (en) * | 2008-04-10 | 2012-04-17 | Semtech Corporation | Apparatus and method for a chip assembly including a frequency extending device |
US8018037B2 (en) * | 2009-04-16 | 2011-09-13 | Mediatek Inc. | Semiconductor chip package |
US8547709B2 (en) * | 2010-02-12 | 2013-10-01 | Cyntec Co. Ltd. | Electronic system with a composite substrate |
US9125299B2 (en) * | 2012-12-06 | 2015-09-01 | Apple Inc. | Cooling for electronic components |
US20140374901A1 (en) * | 2013-06-21 | 2014-12-25 | Samsung Electronics Co., Ltd | Semiconductor package and method of fabricating the same |
US9223167B2 (en) | 2013-06-26 | 2015-12-29 | Apple Inc. | Liquid crystal switching barrier thermal control |
US9389029B2 (en) | 2013-09-30 | 2016-07-12 | Apple Inc. | Heat transfer structure |
US9674986B2 (en) | 2015-08-03 | 2017-06-06 | Apple Inc. | Parallel heat spreader |
US10672696B2 (en) * | 2017-11-22 | 2020-06-02 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package |
JP6440917B1 (ja) | 2018-04-12 | 2018-12-19 | 三菱電機株式会社 | 半導体装置 |
WO2023224566A1 (en) * | 2022-05-20 | 2023-11-23 | B Bond Beyond Technology Llc | A PANEL SYSTEM CONFIGURED TO ALLOW ADJUSTABLY POSITIONING OF loT DEVICES |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3838984A (en) * | 1973-04-16 | 1974-10-01 | Sperry Rand Corp | Flexible carrier and interconnect for uncased ic chips |
US4074342A (en) * | 1974-12-20 | 1978-02-14 | International Business Machines Corporation | Electrical package for lsi devices and assembly process therefor |
US4288841A (en) * | 1979-09-20 | 1981-09-08 | Bell Telephone Laboratories, Incorporated | Double cavity semiconductor chip carrier |
JPS6043022B2 (ja) * | 1980-10-30 | 1985-09-26 | 富士通株式会社 | マイクロ波装置モジュ−ル |
US4407007A (en) * | 1981-05-28 | 1983-09-27 | International Business Machines Corporation | Process and structure for minimizing delamination in the fabrication of multi-layer ceramic substrate |
US4380566A (en) * | 1981-07-13 | 1983-04-19 | Fairchild Camera & Instrument Corp. | Radiation protection for integrated circuits utilizing tape automated bonding |
US4410927A (en) * | 1982-01-21 | 1983-10-18 | Olin Corporation | Casing for an electrical component having improved strength and heat transfer characteristics |
US4866571A (en) * | 1982-06-21 | 1989-09-12 | Olin Corporation | Semiconductor package |
US4680613A (en) * | 1983-12-01 | 1987-07-14 | Fairchild Semiconductor Corporation | Low impedance package for integrated circuit die |
CA1246755A (en) * | 1985-03-30 | 1988-12-13 | Akira Miyauchi | Semiconductor device |
JPS62249462A (ja) * | 1986-04-23 | 1987-10-30 | Hitachi Vlsi Eng Corp | 半導体装置 |
JPS63219144A (ja) * | 1986-09-30 | 1988-09-12 | Mitsubishi Electric Corp | 薄型半導体モジユ−ル |
JPH088322B2 (ja) * | 1987-01-29 | 1996-01-29 | 住友電気工業株式会社 | 集積回路パツケ−ジ |
JP2502306B2 (ja) * | 1987-04-14 | 1996-05-29 | 住友電気工業株式会社 | 集積回路パツケ−ジ |
FR2616963B1 (fr) * | 1987-06-19 | 1991-02-08 | Thomson Composants Militaires | Boitier ceramique multicouches |
US4801999A (en) * | 1987-07-15 | 1989-01-31 | Advanced Micro Devices, Inc. | Integrated circuit lead frame assembly containing voltage bussing and distribution to an integrated circuit die using tape automated bonding with two metal layers |
-
1989
- 1989-09-05 US US07/402,940 patent/US4975761A/en not_active Expired - Lifetime
-
1990
- 1990-07-12 EP EP19900307624 patent/EP0416726A3/en not_active Withdrawn
- 1990-09-03 JP JP2234337A patent/JPH0399455A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05335366A (ja) * | 1992-05-29 | 1993-12-17 | Nec Corp | 半導体装置 |
JP2012239189A (ja) * | 2000-09-15 | 2012-12-06 | Qualcomm Atheros Inc | 集積されたパワー増幅器を有するcmosトランシーバ |
JP2014030197A (ja) * | 2000-09-15 | 2014-02-13 | Qualcomm Incorporated | 集積されたパワー増幅器を有するcmosトランシーバ |
Also Published As
Publication number | Publication date |
---|---|
EP0416726A3 (en) | 1991-06-26 |
US4975761A (en) | 1990-12-04 |
EP0416726A2 (en) | 1991-03-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4975761A (en) | High performance plastic encapsulated package for integrated circuit die | |
US5598031A (en) | Electrically and thermally enhanced package using a separate silicon substrate | |
US6396136B2 (en) | Ball grid package with multiple power/ground planes | |
US4744007A (en) | High density LSI package for logic circuits | |
US4941033A (en) | Semiconductor integrated circuit device | |
JP2819285B2 (ja) | 積層型ボトムリード半導体パッケージ | |
US6326696B1 (en) | Electronic package with interconnected chips | |
US6833290B2 (en) | Structure and method of forming a multiple leadframe semiconductor device | |
JP2547637B2 (ja) | ピン格子配列パッケージ構造 | |
JPH0992752A (ja) | 半導体装置 | |
JPH05500882A (ja) | 低インピーダンスパッケージング | |
JPH0758276A (ja) | マルチチップ・モジュール | |
KR20030060886A (ko) | 다중 집적 회로 장치를 포함하는 단일 패키지 | |
US5783857A (en) | Integrated circuit package | |
US6483186B1 (en) | High power monolithic microwave integrated circuit package | |
US4731700A (en) | Semiconductor connection and crossover apparatus | |
US6998292B2 (en) | Apparatus and method for inter-chip or chip-to-substrate connection with a sub-carrier | |
US6710438B2 (en) | Enhanced chip scale package for wire bond dies | |
US20020063331A1 (en) | Film carrier semiconductor device | |
US6057594A (en) | High power dissipating tape ball grid array package | |
KR200295665Y1 (ko) | 적층형반도체패키지 | |
KR100276858B1 (ko) | 향상된패드설계를갖는전자패키지 | |
US6545350B2 (en) | Integrated circuit packages and the method for the same | |
JP3486236B2 (ja) | 半導体装置及びその製造方法 | |
JP3092676B2 (ja) | 半導体装置 |