JPH0394502A - 発振回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要） 発振を停止したときの出力状態の選択可能な発振回路に
関し、 発振停止時に低消費電力であり、かつ、出力をローレベ
ル、ハイレベル又はハイインピーダンスの３値状態の何
れかを選択可能とすることを目的とし、 入力端子に振動子からの発振波形を入力し、該発振波形
を反転増幅して出力端子より所定周波数の発振出力信号
を出力する発振回路において、前記入力端子からの発振
波形を増幅して、前記出力端子に発振出力信号、ハイレ
ベル信号、ローレベル信号又はハイインピーダンスの状
態を選択的に出力する増幅回路部と、設定により該増幅
回路部の該出力状態を制御する発振制御部と、該発振υ
１御部からの出力信号により、前記増幅回路部の発振動
作を停止させる発振停止部と、前記発振制御部からの出
力信号により、該増幅回路部の前記出力状態を決定させ
る増幅回路制御部と、を有するように構成した。

〔産業上の利用分野〕

本発明は発振回路に係り、特に発振を停止したときの出
力状態の選択可能な発振回路に関する。

近年、ＬＳＩ（大規模集積回路）等では低消費電力化が
求められており、ＬＳＩ内部の発振回路においても低消
費電力化が要求される。従って、発振信号を必要としな
い時は、発振回路で消費される電力を最小限にする必要
がある。

また、ＬＳＩはその機能を保証するために機能試験が要
求ざれることから、機能試験の容易な可試験性能を有す
るＬＳＩが必要となる。

〔従来の技術〕

従来、発振回路の中でも、ＬＳＩ等で用いられる発振回
路には、発振信号を必要としない時に発振を伝送させな
い機能を有したものがある１．このような発振回路を第
７図（Ａ），（Ｂ）に示す。

第７図（Ａ）において、インバータ回路１００の入力及
び出力端子に抵抗Ｒ及び振動子Ｘが並列に接続され、振
動子Ｘの両端がそれぞれコンデンサＣ１及びＣ２を介し
て接地される。一方、アンド回路１０１の一方の入力端
子にはインバータ回路１００の発振出力信号が入力され
ると共に、他方の入力端子にはイネーブル信号ＥＮが入
力される。

そして、アンド回路１０１より出力信号Ｘ。Ｕ１が出力
される。

また、第７図＜８）は、ナンド回路１０２の一方の入力
端子と出力端子間に、第７図（Ａ）と同様に、抵抗Ｒ．
振動子Ｘ及びコンデンサＣ＋　．Ｃ２が接続されると共
に、ナンド回路１０２の他方の入力端子にイネーブル信
Ｒ　Ｅ　Ｎが入カされる。そして、ナンド回路１０２よ
り出力信号ｘ。ＩＩＴが出力される。また、ナンド回路
１０２の代りにノア回路も用いられ、この場合、イネー
ブル信号は逆の制御となる。

第７図（Ａ），（Ｂ）における発振出力信号の周波数は
振動子Ｘの共振周波数により決定され、出力はイネーブ
ル信号ＥＮより制御される。すなわち、イネーブル信号
ＥＮがハイレベルの場合に、アンド回路１０１及びナン
ド回路１０２より発振出力信号ｘ　ｏｕｒが出力される
（ノア回路の場合はローレベルとなる）。また、イネー
ブル信ＱＥＮがローレベルの場合（発振を伝達させない
場合〉、アンド回路１０１の出力はローレベルであり、
ナンド回路１０２の出力はハイレペルである（ノア回路
の場合は発振出力となる）。

ところで、通常ＬＳＩの機能試験は、外部から信号を入
力し、期待通りの信号が出力されるか否かを試験する。

第８図に試験される発振回路を有するＬＳＩを示す。第
８図において、発振回路を？するＬＳＩ１１０を試験す
る場合、端子ＸＩＮ，Ｘ　ＯＵＴに振動子Ｘ〈第７図参
照）を接続する場合と、端子Ｘ［Ｎ，ｘｏｕｒに発振波
形と同等の信号を入力する場合がある。

振動子Ｘを接続する場合、いわゆるテスターボードを振
動子Ｘが接続可能に対応しなければならない。すなわち
、端子ＸＩＮ，ＸＯＵＴが変われば、それに伴いテスタ
ーボードもＬＳＩの品種毎に必要となり、同一のパッケ
ージでテスターボードの共通化が図れない。ところが、
端子Ｘ１１４又はＸＯＵ■に発振波形と同一の信号を入
力する場合は、振動子Ｘには影響されないことからテス
ターボードの共通化が可能である。

一方、発振波形と同一の信号は端子Ｘ　ＯＵＴに入力す
ることが望ましい。これは、端子ＸＴＮより入力すると
、第８図中発振回路の遅延時間により、端子Ｘ。Ｕ１に
負荷される容量によっては高速（数十Ｍｌ」ｚ）な動作
ができなかったり、また、端子ＸＩＮから入力した信弓
とＬＳＩ内部回路へ入力される信号とが時間的にずれて
しまうからである。

しかし、この場合には端子Ｘ。Ｕ．の入力信号と発振回
路（インバータ回路）の出力信号とが、互いに重複又は
相殺されるという問題がある。

従って、この問題を解決するためには、発振回路の出力
をハイインピーダンスにする必要がある。

また、ハイインピーダンス状態であれば、実装後であっ
ても、振動子Ｘを接続せずにＬＳＩを動作させることが
できると共に、不良の場合であっても緊急処置が可能と
なる。

〔発明が解決しようとする課題〕

しかしながら、第７図（Ａ）の発振回路では、イネーブ
ル信号ＥＮにより発振を伝達しない場合でも、インバー
タ回路１００では発振が行われている。従って、発振そ
伝達している場合と変わらない電力を消費していること
となり、電力の低減という要請に反することとなる。

また、第７図（Ｂ）の発振回路は、発振停止時にはナン
ド回路１０２の出力がハイレペル（ノア回路の場合はロ
ーレベル）となるのみである。すなわち、ハイインピー
ダンス状態とはならないことから、上記機能試験におけ
る可試験性能が劣る。

そこで、発振停止時にハイインピーダンス状態とする発
振回路が、例えば特開昭６２−２４９２１８号に記載の
ように知られているが、単一の発振回路でハイレベル、
ローレベル又はハイインピーダンスの状態にはできない
という問題がある。

そこで、本発明は上記課題に鑑みなされたもので、発振
停止時に低消費電力であり、かつ、出力をローレベル、
ハイレベル又はハイインピーダンスの３値状態の何れか
を選択可能な発振回路を提供することを目的とする。

？課題を解決するための手段〕 第１図に本発明の原理構成図を示す。第１図の発振回路
１において、２は増幅回路部であり、入力端子６（Ｘ，
，）からの発振波形を増幅すると共に、出力端子７（ｘ
ｏＵ■〉に発振出力信号、ハイレベル信号、ローレベル
信号又はハイインピーダンスの状態を出力する。３は発
振制御部であり、イネーブル信＠ＥＮ＋．ＥＮｚの設定
により、増幅回路部２の上記出力状態を制御する。４は
発振停止部であり、発振制御部３からの出力信号により
、増幅回路部２の発振動作を停止させる。そして、５は
増幅回路制御部であり、発振制御部３からの出力信号に
より、増幅回路部２の上記出力状態を決定する。

（作用） 第１図に示すように、発振信号を必要としない場合には
、発振停止部４により増幅回路部２の発振動作が停止さ
れることから、当該発振回路で消費される電力を最小限
にすることが可能となる。

なお、発振停止部４は、発振信号を必要とする場合には
、入力端子ＸＩＮからの発振波形をそのまま増幅回路部
２に入力する。

また、増幅回路部２は、発振信号を必要としない場合に
、発振制御部３および増幅回路制＠４によりハイインピ
ーダンスの状態を出力端子７（ｘｏＵ１）に出力するこ
とができることから、ＬＳＩの機能試験において容易な
可試験性能を有することとなる。そして、発振停止時の
出力状態をハイレベル、ローレベル又はハイインピーダ
ンスの３値状態から任意に選択できることから、当該発
振回路の使用範囲が拡大する。

（実施例） 第２図に本発明の一実施例を示す。第２図は本発明の発
振回路１を半導体装置に適用した場合の回路図である。

第２図において、半導体装置１０内に本発明の発振回路
１が設けられており、発振回路１の入力端子６（Ｘ，Ｈ
）及び出力端子７（Ｘｏ，，）間に抵抗Ｒ及び水晶、セ
ラミック、リチウムタンタレート、リチウムナイオベー
ト等の振動子Ｘが並列に接続される。そして、振動子Ｘ
の両端はそれぞれコンデンサＣ＋　．Ｃ２を介して接地
される。また、半導体装置１０内における発振回路１の
出力端子７（ＸＯＩＩＴ）には、例えば複数のＣＭＯＳ
回路１１ａ．Ｉｌｂ，１１ｃ，−・・等の内部回路が接
続されている。

第３図に上記発振回路１の一興体例の回路図を示す。増
幅回路部２は、第１の電源ＶＤＤと第２の電源ＧＮＤ間
に、Ｐ型ＭＯＳトランジスタＴｒ１及びＮ型ＭＯＳトラ
ンジスタＴ１２が相補的に直列接続されており、その接
続点より出力端子７が導出ざれる。一方、発振停止部４
は、１対のＰ型、Ｎ型ＭＯＳ　トランジスタより構成さ
れるトランスミッションゲートＴＧ１及び’Ｇ２のゲー
トが逆極性で直列に接続されており、トランスξツショ
ンゲートｒＧ１は入力端子６及びトランジスタ”ｒ１の
ゲート間に介在され、トランスミッションゲートＴ。２
ｔよ入力端子６及びトランジスタＴｒ２のゲート間に介
在される。そして、増幅回路制御部５は、第１の電ｍ　
ｖ　ｏｏと第２の電源ＧＮＤｌｍにＰ型ＭＯＳトランジ
スタＴ　とＮ型ＭＯＳトランジスタＴｒ４がｒ３ 相補的に直列接続されて、その接続点がトランジスタ丁
，１のゲートに接続される。また、第１の電源Ｖ，。と
第２の電源ＧＮＤ間にＰ型ＭＯＳトラン？スタ丁，５と
Ｎ型ＭＯＳ　ｔ−ランジスタＴｒ６が相補的に直列接続
されて、その接続点がトランジスタ’ｒ２のゲートに接
続される。このトランジスタＴ　　−Ｔ　　は、トラン
ジスタＴｒｌＴｒ２のゲート『３　　　ｒ６ 電圧をＩｉｌＩＩ１ｌするものであり、低容量のもので
足りる。

なお、第３図中■〜■は、具体的回路は図示しないが発
振！＋１ｔｌ１部３（第１図参照）の出力信号状態であ
り、イネーブル信号ＥＮ＋　．ＥＮ２により設定される
。これらの関係の真理値は後述の表に示される。

次に上記発振回路１の動作について説明する。

まず、出力端子７より発振出力信号Ｘ。Ｕ■を得る場合
、発振制御部３のイネーブル信号ＥＮ＋　，ＥＮ２を共
にローレベルＬ（”Ｏ”）に設定すると、その出力信号
■はハイレベル日（　”　１　”　）　，■は“Ｏ”，
■は“１″，■は“１゜′，■は“１″■は“１“どな
る。この場合発振停止部４のトランスミッションゲート
ＴＧ１，ＴＧ２は共にオン状態となる。また、増幅回路
制御部５におけるトランジスタＴｒ３〜”ｒ６は総てオ
フ状態となり、増幅回路部２のトランジスタＴｒ１，Ｔ
ｒ２は通常のインバータ回路を構或する。従って、入力
端子６からの発振入力信号ＸＩＮは増幅回路部２により
反転増幅されて、出力端子７より発振出力信号Ｘ　ＯＵ
Ｔを出力する。

次に、第４図に、第３図の回路における発振停止時に出
力信号Ｘ。Ｕ１をハイインピーダンス２状態とする場合
の回路図を示す。第４図の回路は、第３図中のトランジ
スタＴ　及び゜ｒｒ５をオフ状態ｒ４ として省略してある。すなわち、発振ＩＩＮＩＩＩ部３
のイネープル信＠ＥＮ＋　，ＥＮ’ｚを共にハイレベル
Ｈ（“１”）に設定すると、その出力信号■は“０”，
■は“１”，■は“０”．■は“１”■は“１″．■は
“０”となる。この場合、発振停止部４のトランスミッ
ションゲート”Ｇ１−　ＴＧ２は共にオフ状態となる。

また、増幅回路制御部５のトランジスタ”ｒ３はオン状
態となり、増幅回路２のトランジスタＴ．をオフ状態と
する。一方、？ランジスタＴｒ６もオン状態となり、ト
ランジスタＴｒ２をオフ状態とする。従って、増幅回路
２のトランジスタ”ｒｌ及び”ｒ２は共にオフ状態であ
るから、出力端子７の状態はハイインピーダンスＺとな
る。

また、第５図に、第３図の回路における発振停止時に出
力信号ＸＯＵ■をハイレベル口とする場合の回路図を示
す。第５図の回路は、第３図中のトランジスタ”ｒ３及
び”ｒ５をオフ状態として省略してある。すなわち、発
振制御部３のイネーブル信号ＥＮ＋　をローレベルＬ〈
“Ｏ”）．ＥＮ２をハイレベルＨ（“１″）に設定する
と、その出力信号■は“Ｏ”．■は“１″，■は“１″
，■は“Ｏ″，■は“１”．■は“０”となる。この場
合、発振停止部４のトランスミッションゲートＴＧｌ”
　ＴＧ■は共にオフ状態となる。また、増幅回路１１１
１１１ｔ部５のトランジスタ゜「、４及び「，６がオン
状態となり、増幅回路２のトランジスタＴｒ１はオン状
態、Ｔｒ２はオノ状態となる。従って、出力端子？の出
力Ｘ。ＵＴはハイレベルＨとなる。

さらに、第６図に、第３図の回路における発振停止時に
出力信号ｘ　ｏｕｒをローレベルＬとする場合の回路図
を示す。第６図の回路は、第３図中のトランジスタＴ　
及びＴｒ６をオフ状態として省略ｒ４ してある。すなわち、発振υ１ｗ部３のイネーブル信号
ＥＮ＋をハイレベルＨ〈“１”）、ＥＮ２を口−レベル
し（“Ｏ″〉に設定すると、その出力信号■は“０″，
■は“１″，■はーＯ′″．■は゛１″，■は“Ｏｎ，
■は“１”となる。この場合も発振停止部４のトランス
ミッションゲート”Ｇｌ”　ＴＧ■は共にオフ状態とな
る。また、増幅回路ｉＩＩＩｎ！ｌ１部５のトランジス
タ”ｒ３及び”ｒ５がオン状態となり、増幅回路２のト
ランジスタ”「ｌはオフ状態、Ｔｒ２はオン状態となる
。従って、出力端子７の出力信号Ｘ。Ｕ１はローレベル
Ｌとなる。

以上の場合の真理値を下表に示す。

このように、発振信号を伝達しない場合には増幅回路２
における発振が停止することから低消費電力化とするこ
とができる。また、発振停止時に出力状態をハイインピ
ーダンスとすることから、半導体装置の機能試験を行う
場合の可試験性能が向上され、試験が容易となる。さら
に、発振停止時の出力状態をハイレベル、ローレベル、
ハイインピーダンスの３値より任意に選択することがで
き、使用範囲を拡大させることができる。発振停止時に
３１１状態を選択する場合とは、例えば、水晶等からな
る発振回路と該発振回路の出力がクロック線で接続され
たＣＭＯＳ等からなる回路等を有するシステムを、試験
信号を与える信号発生器等を有する外部試験装置で試験
する場合などである。すなわち、該システム内の発振回
路は省電力化のために発振を停止させる場合、ＣＭＯＳ
等からなる回路等では、その入力を開放状態になるとＣ
ＭＯＳの破壊や誤動作を起すことから、ハイレベル又は
ローレベルにレベルを固定する必要がある。また、前記
外部試験装置で試験する場合、該システムの発振機能を
停止させて、該外部試験装置の信号発生器からのパルス
を入力するが、この時、該システム内の発振回路は前記
クロツク線にパルス信号を出力させるためにハイインピ
ーダンス状態となる必要がある。従って、該システム内
の発振回路はハイレベル，ローレベル又はハイインピー
ダンスの３値状態を選択できることが必要であり、本発
明の発振回路が有効となる。なお、本発明の増幅回路部
２は、トランジスタ”ｒｌ及びＴｒ２の２個で構或して
いることから、本発明をＬ８１内に形成する場合、必要
最小限の面積で足りる。

（発明の効果） 以上のように本発明によれば、発振信号を必要としない
場合には発振動作を停止させ、出力を３値より選択させ
ることにより、発振停止時に低消費電力であり、かつ、
単一の回路構成でローレベル、ハイレベル又はハイイン
ピーダンスの３値状態の何れかを選択可能とすることが
できる。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の一実施例の回路図、 第３図は本発明の一員体例の回路図、 第４図は第３図におけるハイインピーダンス出力の場合
の回路図、 第５図は第３図におけるハイレベル出力の場合の回路図
、 第６図は第３図におけるローレベル出力の場合の回路図
、 第７図は従来の発振回路を示した回路図、第８図は従来
のＬＳＩの機能試験を説明するための図である。 図において、 １は発振回路、 ２は増幅回路部、 ３は発振ｆｉｌｌ郊部、 ４は発振停止部、 ５は増幅回路制御部、 ６（よ入力端子、 ７は出力端子、 １０は半導体装置 を示す。 オ（痛１′Ａ月の−Ａづ４〈チ７’ｌｆｌｌＤ副シ■つ
第３図 ハイづンビー７゛ンス出力のナ易８０同デか図第４図 第２ ハイしへ゛）Ｌ出力の４８の口路図 第５図 Ｄ−ＬΔノし出力のｂも８の同Ｆト図 第６図

Claims (1)

1. 【特許請求の範囲】 入力端子（６）に振動子からの発振波形を入力し、該発
   振波形を反転増幅して出力端子（７）より所定周波数の
   発振出力信号を出力する発振回路において、 前記入力端子（６）からの発振波形を増幅して、前記出
   力端子（７）に発振出力信号、ハイレベル信号、ローレ
   ベル信号又はハイインピーダンスの状態を選択的に出力
   する増幅回路部（２）と、設定により該増幅回路部（２
   ）の該出力状態を制御する発振制御部（３）と、 該発振制御部（３）からの出力信号により、前記増幅回
   路部（２）の発振動作を停止させる発振停止部（４）と
   、 前記発振制御部（３）からの出力信号により、該増幅回
   路部（２）の前記出力状態を決定させる増幅回路制御部
   （５）と、 を有することを特徴とする発振回路。