JPH03873Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 この考案は、スイツチング電源等に用いられる
スイツチング素子を駆動するスイツチング素子の
駆動回路に関する。

〔従来の技術〕

一般に、スイツチング電源等に用いられるスイ
ツチング素子の駆動回路は、たとえば第２図に示
すように構成されている。

同図において、１は一端が正電源端子＋Ｂに接
続された１次巻線１ａおよび２次巻線１ｂからな
るパルストランス、２はドレインが１次巻線１ａ
の他端に接続されソースがアースされたスイツチ
ング用FET、３はFET２のゲート、ソース間に
設けられたバイアス用第１抵抗、４はアノードが
２次巻線１ｂの一端に接続された第１ダイオー
ド、５は主回路のオン、オフ用スイツチング素子
であるNPN型第１トランジスタであり、ベース
が第２抵抗６を介してダイオード４のカソードに
接続され、エミツタが２次巻線１ｂの他端に接続
されるとともに、コレクタ、エミツタが図外の主
回路の接続端子７ａ，７ｂにそれぞれ接続されて
いる。

８は入力端子が正電源端子＋Ｂに接続されトラ
ンジスタ５のスイツチング指令信号を出力するエ
ミツタホロワ出力を有するICからなるスイツチ
ング指令部、９は前記主回路を流れる電流を検出
して検出値に比例した電流信号である検出信号を
出力する電流検出器、１０は検出器９に並列接続
され前記検出信号を電圧信号に変換する第３抵
抗、１１は比較器からなる過電流検知部であり、
反転入力端子−が検出器９の一端に接続され、非
反転入力端子＋が基準直流電源１２の正端子に接
続され、前記検出信号の電圧と基準信号である電
源１２の出力電圧とを比較し、前者が後者を上回
るときにローレベルの過電流検知信号を出力す
る。

１３はベースが検知部１１の出力端子に接続さ
れコレクタがアースされた遮断用スイツチ素子と
してのPNP型第２トランジスタ、１４は両端が
正電源端子＋Ｂおよびトランジスタ１３のエミツ
タに接続された限流用第４抵抗、１５は両入力端
子が指令部８の出力端子およびトランジスタ１３
のコレクタに接続されたアンドゲート、１６はバ
ツフアであり、アンドゲート１５の出力端子と
FET２のゲートとの間に設けられている。

そして、アンドゲート１５の出力のハイレベ
ル、ローレベルによりFET２がオン、オフし、
FET２によりパルストランス１の２次巻線１ｂ
に電圧が誘起してトランジスタ５がオンし、前記
主回路に電流が流れる。

さらに、前記主回路に流れる電流が検出器９に
より検出され、過電流検知部１１により検出器９
からの検出信号と前記基準信号とが比較され、前
記主回路に過電流が流れていない状態では、前記
検出信号が前記基準信号を下回るため、過電流検
知部１１の出力がハイレベルとなつてトランジス
タ１３はオフ状態となり、アンドゲート１５の他
方の入力はハイレベルとなり、アンドゲート１５
の一方の入力への指令部８の出力のハイレベル、
ローレベルに応じて、アンドゲート１５の出力が
ハイレベル、ローレベルとなる。

このように、前記主回路に過電流の流れない定
常時には、FET２およびトランジスタ５が指令
部８の出力のハイレベル、ローレベルに応じてオ
ン、オフし、指令部８のスイツチング指令信号に
従つて前記主回路が閉路、開路することになる。

一方、前記主回路に過電流が流れると、検出器
９の検出信号が前記基準信号を上回るため、過電
流検知部１１の出力がローレベルとなつてトラン
ジスタ１３がオン状態となり、アンドゲート１５
の他方の入力がローレベルとなり、アンドゲート
１５の一方の入力への指令部８の出力に関係な
く、アンドゲート１５の出力がローレベルとなつ
てFET２がオフ状態となり、トランジスタ５が
オフ状態に保持され、前記主回路が強制的に遮断
される。

〔考案が解決しようとする問題点〕

ところが、アンドゲート１５およびバツフア１
６の入出力電流はせいぜい10mA程度が限界であ
るため、FET２の等価入力容量の充放電電流を
大きくできず、指令部８のスイツチング指令信号
や過電流検知信号に対してFET２のオン、オフ
に遅れが生じ、過電流時に前記主回路を高速で遮
断できないという問題点がある。

そこで、この考案では、安価な構成により、ス
イツチング用FETの動作遅れを低減し、過電流
時に主回路を高速遮断できるようにすることを技
術的課題とする。

〔問題点を解決するための手段〕

そして、前記した従来技術の問題点を解決する
ための手段を、実施例に対応する第１図を用いて
説明する。

すなわち、この考案では、正電源端子＋Ｂとア
ースとの間に直列に設けられたパルストランス１
の１次巻線１ａおよびスイツチング用FET２と、
トランス１の２次巻線１ｂに制御端子としてのベ
ースが接続された主回路のオン、オフ用スイツチ
ング素子としての第１トランジスタ５と、第１ト
ランジスタ５のスイツチング指令信号を出力する
スイツチング指令部８と、前記主回路を流れる電
流を検出して検出信号を出力する電流検出器９
と、前記検出信号と基準信号とを比較し、前記検
出信号が前記基準信号を上回るときに過電流検知
信号を出力する過電流検知部１１と、ベースがス
イツチング指令部８の出力端子に接続されエミツ
タがスイツチング用FET２のゲートに接続され
た２個のトランジスタ１７ａ，１７ｂからなる相
補形トランジスタ回路部１７と、エミツタがダイ
オード２０のカソード、アノードを介して相補形
トランジスタ回路部１７の両トランジスタ１７
ａ，１７ｂのベースに接続されコレクタがアース
され、ベースへの前記過電流検知信号の入力によ
りオンする遮断用スイツチ素子としての第２トラ
ンジスタ１３とを備えている。

〔作用〕

したがつて、この考案によると、主回路に過電
流が流れると、電流検出器９の検出信号が前記基
準信号を上回り、過電流検知部１１から出力され
る過電流検知信号によりトランジスタ１３がオン
し、ダイオード２０および相補形トランジスタ回
路部１７を介してFET２がオフ状態となり、主
回路オン、オフ用の第１トランジスタ５がオフ状
態に保持されて前記主回路が強制的に遮断され
る。

このとき、FET２の等価入力容量の放電電流
を従来に比べて大きくすることがきるため、
FET２のターンオフ時の動作遅れを従来に比べ
て抑制することがき、前記主回路を高速で遮断す
ることができる。

〔実施例〕

つぎに、この考案を、その１実施例を示した第
１図とともに詳細に説明する。

同図において、第２図と同一記号もしくは相当
するものを示し、第２図と異なる点は、第２図に
おけるアンドゲート１５、バツフア１６を除去
し、NPN型第３トランジスタ１７ａおよびPNP
型第４トランジスタ１７ｂからなる相補形トラン
ジスタ回路部１７を設け、両トランジスタ１７
ａ，１７ｂのベースを、限流用第４抵抗１８を介
して指令部８の出力端子に接続し、第３トランジ
スタ１７ａのコレクタを指令部８の出力端子に接
続し、第４トランジスタ１７ｂのコレクタをアー
スし、両トランジスタ１７ａ，１７ｂのエミツタ
をFET２のゲートに接続し、指令部８の出力端
子とアースとの間に限流用第５抵抗１９を設け、
第２トランジスタ１３のエミツタを、逆流防止用
第２ダイオード２０のカソード、アノードを介し
て両トランジスタ１７ａ，１７ｂのベースに接続
した点である。

そして、指令部８からトランジスタ５をオンす
るためのハイレベルのスイツチング指令信号が出
力されると、相補形トランジスタ回路部１７のト
ランジスタ１７ａのみがオンし、トランジスタ１
７ａのオンによりFET２の等価入力容量が充電
されてFET２がオンし、トランジスタ５がオン
して前記主回路が閉路する。

また、指令部８からトランジスタ５をオフする
ためのローレベルのスイツチング指令信号が出力
されると、相補形トランジスタ回路部１７のトラ
ンジスタ１７ｂがオンし、トランジスタ１７ｂの
オンによりFET２の等価入力容量が放電されて
FET２がオフし、トランジスタ５がオフして前
記主回路がオフする。

ところで、前記主回路に過電流が流れていない
定常状態では、検出器９の検出信号が電源１２に
よる前記基準信号を下回るため、過電流検知部１
１の出力はハイレベルとなつてトランジスタ１３
はオフ状態となり、相補形トランジスタ回路部１
７は指令部８の出力に応じて作動し、前記した第
２図の場合と同様に、指令部８のスイツチング指
令信号に従つて前記主回路が閉路、開路する。

一方、前記主回路に過電流が流れると、検出器
９の検出信号が前記基準信号を上回るため、過電
流検知部１１の出力がローレベルとなつてトラン
ジスタ１３がオン状態となり、ダイオード２０を
介して相補形トランジスタ回路部１７のトランジ
スタ１７ｂにベース電流が流れてトランジスタ１
７ｂがオンし、指令部８の出力に関係なくFET
２がオフ状態となり、トランジスタ５がオフ状態
に保持されて前記主回路が強制的に遮断される。

このとき、ダイオード２０を介してトランジス
タ１３，１７ｂがダーリントン接続されているた
め、FET２の等価入力容量の放電電流を前記し
た第２図の場合に比べて大きくすることができ、
しかもトランジスタ１７ａは不飽和領域で動作し
ているため、トランジスタ１７ａのターンオフに
遅はほとんどなく、FET２のターンオフ時の動
作遅れを従来に比べて低減することができ、前記
主回路を高速で遮断することができる。

したがつて、前記実施例によると、前記主回路
に過電流が流れた場合に、過電流検知部１１から
のローレベルの過電流検知信号により遮断用のト
ランジスタ１３をオンし、ダイオード２０および
相補形トランジスタ回路部１７を介しFET２を
オフし、トランジスタ５を強制的にオフして前記
主回路を遮断でき、このときFET２の等価入力
容量の充放電電流を従来に比べて大きくできるた
め、FET２のターンオフ時の動作遅れを従来に
比べ大幅に低減することができ、安価な相補形ト
ランジスタ回路部１７を設けるのみで、主回路を
高速遮断することができる。

〔考案の効果〕

以上のように、この考案のスイツチング素子の
駆動回路によると、前記主回路に過電流が流れた
場合に、過電流検知部からの過電流検知信号によ
り遮断用スイツチ素子をオンし、ダイオードおよ
び相補形トランジスタ回路部を介してFETをオ
フしてスイツチング素子を強制的にオフできるた
め、前記主回路を強制遮断することができ、しか
もFETの等価入力容量の充放電電流を従来に比
べて大きくできるため、FETのターンオフ時の
動作遅れを従来に比べて大幅に低減でき、安価な
構成により主回路を高速遮断することが可能とな
り、その効果は大きい。

【図面の簡単な説明】

第１図はこの考案のスイツチング素子の駆動回
路の１実施例の結線図、第２図は従来例の結線図
である。 １……パルストランス、１ａ，１ｂ……１次、
２次巻線、２……FET、５……第１トランジス
タ、８……スイツチング指令部、９……電流検出
器、１１……過電流検知部、１２……基準直流電
源、１３……第２トランジスタ、１７……相補形
トランジスタ回路部、１７ａ，１７ｂ……トラン
ジスタ、２０……第２ダイオード。

Claims (1)

1. 【実用新案登録請求の範囲】 正電源端子とアースとの間に直列に設けられた
   パルストランスの１次巻線およびスイツチング用
   FETと、 前記トランスの２次巻線に制御端子が接続され
   た主回路のオン、オフ用スイツチング素子と、 前記スイツチング素子のスイツチング指令信号
   を出力するスイツチング指令部と、 前記主回路を流れる電流を検出して検出信号を
   出力する電流検出器と、 前記検出信号と基準信号とを比較し、前記検出
   信号が前記基準信号を上回るときに過電流検知信
   号を出力する過電流検知部と、 ベースが前記指令部の出力端子に接続されエミ
   ツタが前記スイツチング用FETのゲートに接続
   された２個のトランジスタからなる相補形トラン
   ジスタ回路部と、 一端がダイオードのカソード、アノードを介し
   て前記相補形トランジスタ回路部の両トランジス
   タのベースに接続され他端がアースされ、制御端
   子への前記過電流検知信号の入力によりオンする
   遮断用スイツチ素子と を備えたスイツチング素子の駆動回路。