JPH0385485A - 電子時計 - Google Patents
電子時計Info
- Publication number
- JPH0385485A JPH0385485A JP1223627A JP22362789A JPH0385485A JP H0385485 A JPH0385485 A JP H0385485A JP 1223627 A JP1223627 A JP 1223627A JP 22362789 A JP22362789 A JP 22362789A JP H0385485 A JPH0385485 A JP H0385485A
- Authority
- JP
- Japan
- Prior art keywords
- continuous operation
- mode
- control means
- cpu
- sec
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012545 processing Methods 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 abstract description 5
- 238000012544 monitoring process Methods 0.000 abstract description 2
- 230000010355 oscillation Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000012360 testing method Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Electric Clocks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピュータを用いたＣＰＵ方式の
電子時計のテスト手段に関するもので、更に詳しくは動
作電流の測定手段に関するものである。
電子時計のテスト手段に関するもので、更に詳しくは動
作電流の測定手段に関するものである。
本発明は、プログラムを割り込み信号により間欠動作さ
せ低消費電力化を図ったＣＰＵ方式の電子時計において
、ＣＰＵを特定の時間連続動作させる連続動作制御手段
を設けることにより、ｃｐＵの動作電流を正確に測定で
きるようにしたものである。
せ低消費電力化を図ったＣＰＵ方式の電子時計において
、ＣＰＵを特定の時間連続動作させる連続動作制御手段
を設けることにより、ｃｐＵの動作電流を正確に測定で
きるようにしたものである。
まず最初にプログラムを割り込み信号により間欠動作さ
せるＣＰＵ方式の電子時計の動作について簡単に説明す
る。
せるＣＰＵ方式の電子時計の動作について簡単に説明す
る。
第６図は従来よりあるＣＰＵ方式の電子時計のシステム
ブロック図である。２０はシステムクロックを発生させ
る発振回路、２１は発振回路２０の出力から複数のタイ
ミング信号を発生させるタイマ回路、２２は各種の演算
処理を行う演算処理手段、２３はタイマ回路２１および
外部入力手段２６の出力から演算処理手段２２に割り込
み信号を発生させる割り込み制御手段、２４は計時動作
がプログラミングされているＲＯＭ、２５は計時データ
を記憶するＲＡＭ１２７は表示手段である。また、２９
はアドレスバスを示し、２８はデータバスを示している
。
ブロック図である。２０はシステムクロックを発生させ
る発振回路、２１は発振回路２０の出力から複数のタイ
ミング信号を発生させるタイマ回路、２２は各種の演算
処理を行う演算処理手段、２３はタイマ回路２１および
外部入力手段２６の出力から演算処理手段２２に割り込
み信号を発生させる割り込み制御手段、２４は計時動作
がプログラミングされているＲＯＭ、２５は計時データ
を記憶するＲＡＭ１２７は表示手段である。また、２９
はアドレスバスを示し、２８はデータバスを示している
。
これらのシステムで計時動作を行うには、タイマ回路２
１から出力されるＩＨｚの信号を割り込み制御手段２３
が受は取り、演算処理手段２２に対して割り込み要求信
号を出力し、同時にプログラムＲＯＭ２４に書き込まれ
ているプログラムが実行され、計時データが記憶されて
いるＲＡＭ２５のデータをカウントする手順がとられて
いる。
１から出力されるＩＨｚの信号を割り込み制御手段２３
が受は取り、演算処理手段２２に対して割り込み要求信
号を出力し、同時にプログラムＲＯＭ２４に書き込まれ
ているプログラムが実行され、計時データが記憶されて
いるＲＡＭ２５のデータをカウントする手順がとられて
いる。
また、時刻の修正や他のモードへのモードチェンジは、
外部入力手段２６の信号を割り込み制御手段２３が受は
取り、同様に演算処理手段２２に割り込み要求信号を出
力することにより行われる。
外部入力手段２６の信号を割り込み制御手段２３が受は
取り、同様に演算処理手段２２に割り込み要求信号を出
力することにより行われる。
以上説明してきたように、ＣＰＵ方式の電子時計は必要
な時のみに割り込み制御手段２３から割り込み要求信号
を出力し、演算処理手段２２を間欠動作させることによ
り低消費電力化を図っている。
な時のみに割り込み制御手段２３から割り込み要求信号
を出力し、演算処理手段２２を間欠動作させることによ
り低消費電力化を図っている。
第７図は演算処理手段２２の動作タイミングを示したも
ので、タイマ回路２１からのＩ Ｈｚ信号及び外部入力
手段２６からの出力があった時のみ演算処理手段２２が
動作を行っている。
ので、タイマ回路２１からのＩ Ｈｚ信号及び外部入力
手段２６からの出力があった時のみ演算処理手段２２が
動作を行っている。
これらの技術については、特開昭５８−３８８８３号公
報に詳細に述べられている。
報に詳細に述べられている。
このＣＰＵ方式の電子時計において演算処理手段２２の
動作電流の測定はマニュアル測定においてはマルチメー
タを用い、■Ｃテスタにおいてはテスト回路をＩＣ内部
に設けその回路を動作させることにより測定を行ってい
た。
動作電流の測定はマニュアル測定においてはマルチメー
タを用い、■Ｃテスタにおいてはテスト回路をＩＣ内部
に設けその回路を動作させることにより測定を行ってい
た。
従来の技術で示した割り込み要求信号により演算処理手
段２２を間欠的に動作させる方式は、低消費電力化には
有効ではあるが、第７図の動作タイミング図に示したよ
うに、通常動作を行っている場合、演算処理手段２２が
動作している時間は動作していない時間に比べ非常に短
いため、マルチメークによるマニュアル測定では正確に
動作電流を測定することができないという欠点を有して
いた。
段２２を間欠的に動作させる方式は、低消費電力化には
有効ではあるが、第７図の動作タイミング図に示したよ
うに、通常動作を行っている場合、演算処理手段２２が
動作している時間は動作していない時間に比べ非常に短
いため、マルチメークによるマニュアル測定では正確に
動作電流を測定することができないという欠点を有して
いた。
また■Ｃテスタ等で動作電流を測定する場合は、動作電
流測定用のテスト回路を余分に設けなければならないと
いう欠点を有していた。
流測定用のテスト回路を余分に設けなければならないと
いう欠点を有していた。
本発明の目的は、マイクロコンピュータを用いたＣＰＵ
方式の電子時計において、演算処理手段の動作電流を正
確に測定できるテスト手段を提供することにある。
方式の電子時計において、演算処理手段の動作電流を正
確に測定できるテスト手段を提供することにある。
上記問題点を解決するために本発明では、割り込み要求
信号によって間欠動作を行っていた演算処理手段を連続
的に動作させる連続動作制御手段をプログラムＲＯＭ上
に設け、更にはこの連続動作制御手段を通常モードと連
続動作モードとを判別するモード判別手段と、ある特定
の時間連続動作を行わせるループ手段と、通常動作へ復
帰させる復帰手段とで構成した。
信号によって間欠動作を行っていた演算処理手段を連続
的に動作させる連続動作制御手段をプログラムＲＯＭ上
に設け、更にはこの連続動作制御手段を通常モードと連
続動作モードとを判別するモード判別手段と、ある特定
の時間連続動作を行わせるループ手段と、通常動作へ復
帰させる復帰手段とで構成した。
上記の様な構成にすることにより、通常の計時動作を損
なうことなく、演算処理手段の動作電流を正確に測定で
きるようになった。また、マニュアルでの動作電流測定
だけでなく、ｔＣテスタのテストプログラムにも反映で
きるため、特別なテスト回路を設ける必要がなくなった
。
なうことなく、演算処理手段の動作電流を正確に測定で
きるようになった。また、マニュアルでの動作電流測定
だけでなく、ｔＣテスタのテストプログラムにも反映で
きるため、特別なテスト回路を設ける必要がなくなった
。
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図は、本発明によるプログラムＲＯＭの詳細なブロ
ック図である。第６図で示したＣＰＵ方式の電子時計の
システムブロック図と同様に、演算処理手段ｌは、デー
タバス９、アドレスバス１゜を介し、プログラムＲＯＭ
２、データを記憶するＲＡＭ８、外部入力手段７等でデ
ータのやり取りを行っている。プログラムＲＯＭ２には
、通常の計時動作を行わせるための計時処理手段と、演
算処理手段１を連続的に動作させる連続動作制御手段３
が設けられており、更に連続動作制御手段３は、通常モ
ードと連続動作モードとを判別するモード判別手段４と
、ある特定の時間連続動作を行わせるループ手段５と、
通常動作へ復帰させる復帰手段６とで構成されている。
ック図である。第６図で示したＣＰＵ方式の電子時計の
システムブロック図と同様に、演算処理手段ｌは、デー
タバス９、アドレスバス１゜を介し、プログラムＲＯＭ
２、データを記憶するＲＡＭ８、外部入力手段７等でデ
ータのやり取りを行っている。プログラムＲＯＭ２には
、通常の計時動作を行わせるための計時処理手段と、演
算処理手段１を連続的に動作させる連続動作制御手段３
が設けられており、更に連続動作制御手段３は、通常モ
ードと連続動作モードとを判別するモード判別手段４と
、ある特定の時間連続動作を行わせるループ手段５と、
通常動作へ復帰させる復帰手段６とで構成されている。
次に、本発明の連続動作制御手段３の実施例について説
明する。第２図は連続動作Ｗ１１Ｂ手段３の第１の実施
例を示すフローチャート図である。第２図の実施例にお
いて、連続動作制御手段３は電源投入時の初期設定後に
条件が設定され、１０秒後に通常モードへ復帰するよう
処理されている。第２図に示すように、周辺回路やメモ
リ等の初期設定が行われた後、通常モードと連続動作モ
ードを判別するためのフラグをセントし、ＫＥＹ入力や
タイマ入力があった場合は通常のＫＥＹ処理およびタイ
マ処理を行った後、このフラグの条件により弾支が行わ
れる。これが連続動作制御手段３の中のモード判別手段
４の実施例である。
明する。第２図は連続動作Ｗ１１Ｂ手段３の第１の実施
例を示すフローチャート図である。第２図の実施例にお
いて、連続動作制御手段３は電源投入時の初期設定後に
条件が設定され、１０秒後に通常モードへ復帰するよう
処理されている。第２図に示すように、周辺回路やメモ
リ等の初期設定が行われた後、通常モードと連続動作モ
ードを判別するためのフラグをセントし、ＫＥＹ入力や
タイマ入力があった場合は通常のＫＥＹ処理およびタイ
マ処理を行った後、このフラグの条件により弾支が行わ
れる。これが連続動作制御手段３の中のモード判別手段
４の実施例である。
そして、タイマ処理を行った後、電源投入時からの経過
時間をカウントし、１０８−経過していなければＫＥＹ
入力やタイマ入力の監視を行っている。
時間をカウントし、１０８−経過していなければＫＥＹ
入力やタイマ入力の監視を行っている。
これがループ手段５の実施例である。その後カウント値
が１０になった時はフラグをクリアし、始めてＷＡＩＴ
状態としている。これが復帰手段６である０以上の様な
処理手順により、電源投入後約１０秒間はシステムが動
作状態となり、この間動作電流を測定することができる
。
が１０になった時はフラグをクリアし、始めてＷＡＩＴ
状態としている。これが復帰手段６である０以上の様な
処理手順により、電源投入後約１０秒間はシステムが動
作状態となり、この間動作電流を測定することができる
。
第３図は連続動作制御手段３の第２の実施例を示すフロ
ーチャート図である。第３図の実施例において、連続動
作制御手段３はＫＥＹ操作で特定モードを設定すること
により処理されている。この実施例において、モード判
別手段４はＫＥＹ入力入力待定モードの判断と、第１の
実施例と同様のフラグのセットおよびタイマ処理後の弾
支処理である。ループ手段５はＫＥＹ入力、タイマ入力
の監視処理であり、復帰手段６は新たなＫＥＹ入力の判
断およびフラグのクリアである。これらの手順によりＫ
ＥＹ操作で特定モードを設定した後、新たなＫＥＹ入力
があるまでシステムを動作状態に保つことができる。
ーチャート図である。第３図の実施例において、連続動
作制御手段３はＫＥＹ操作で特定モードを設定すること
により処理されている。この実施例において、モード判
別手段４はＫＥＹ入力入力待定モードの判断と、第１の
実施例と同様のフラグのセットおよびタイマ処理後の弾
支処理である。ループ手段５はＫＥＹ入力、タイマ入力
の監視処理であり、復帰手段６は新たなＫＥＹ入力の判
断およびフラグのクリアである。これらの手順によりＫ
ＥＹ操作で特定モードを設定した後、新たなＫＥＹ入力
があるまでシステムを動作状態に保つことができる。
第４図は、連続動作制御手段３の第３の実施例を示すフ
ローチャート図である。この実施例では演算手段１を動
作させるシステムクロックが二種類ある場合を示してい
る。第５図にシステムクロックが二種類ある場合のシス
テムブロック図を示す。発振回路１３はおもに計時動作
に必要なタイミングを作るためのもので通常は３．２７
６８Ｈｚの水晶が用いられる０発振回路１１は発振回路
１３に比べ高速のクロックを出力し、ＣＰＵ１６および
プログラムＲＯＭ１７を高速で動作させる時に用いるも
のである。これらの低速／高速のシステムクロックの切
換えはプログラムＲＯＭのデータによって行われている
。
ローチャート図である。この実施例では演算手段１を動
作させるシステムクロックが二種類ある場合を示してい
る。第５図にシステムクロックが二種類ある場合のシス
テムブロック図を示す。発振回路１３はおもに計時動作
に必要なタイミングを作るためのもので通常は３．２７
６８Ｈｚの水晶が用いられる０発振回路１１は発振回路
１３に比べ高速のクロックを出力し、ＣＰＵ１６および
プログラムＲＯＭ１７を高速で動作させる時に用いるも
のである。これらの低速／高速のシステムクロックの切
換えはプログラムＲＯＭのデータによって行われている
。
第４図に示す実施例では、電源投入時の初期設定ｆｉ２
０秒間連続動作制御手段３が処理されている。
０秒間連続動作制御手段３が処理されている。
初期設定後１０秒間は発振回路１３のクロックをシステ
ムクロックとしｃｐｕｔｅを連続動作させ、その後の１
０秒間でシステムクロックを発振回路１１の出力に切換
え、連続動作をさせて通常動作に復帰させている。これ
らの処理により電源投入後の１０秒間で低速のシステム
クロックの動作電流測定ができ、次の１０秒間で高速の
システムクロックの動作電流測定をすることができる。
ムクロックとしｃｐｕｔｅを連続動作させ、その後の１
０秒間でシステムクロックを発振回路１１の出力に切換
え、連続動作をさせて通常動作に復帰させている。これ
らの処理により電源投入後の１０秒間で低速のシステム
クロックの動作電流測定ができ、次の１０秒間で高速の
システムクロックの動作電流測定をすることができる。
Ｃ発明の効果〕
以上のように本発明による連続動作制御手段はＣＰＵ方
式の電子時計における動作電流測定をより正確に行うこ
とができ、特別なテスト回路も不要になることから、チ
ップコストの低減および良品、不良品の正確な判別に効
果を有するようになった。
式の電子時計における動作電流測定をより正確に行うこ
とができ、特別なテスト回路も不要になることから、チ
ップコストの低減および良品、不良品の正確な判別に効
果を有するようになった。
第１図は本発明によるプログラムＲＯＭのブロック図、
第２図〜第４図は本発明の実施例を示すフローチャート
図、第５図はシステムクロックが二種類ある場合のシス
テムブロック図、第６図はＣＰＵ方式の電子時計のシス
テムブロック図、第７図はＣＰＵの動作タイ１フ９図で
ある。 １．１６．２２・ ２．Ｉ７，２４・ ３ ・ ・ ・ ・ ・ ４ ・ ・ ・ ・ ・ ５ ・ ・ ・ ・ ・ ６ ・ ・ ・ ・ ・ ７．２６・ ・ ・ ８．２５・ ・ ・ ９、 １８．２８・ １０、 １９． ２９・ １１・ ・ ・ ・ ・ １２・ ・ ・ ・ ・ １３・ ・ ・ ・ ・ １４・ ・ ・ ・ ・ １５・ ・ ・ ・ ・ ２０・ ・ ・ ・ ・ ２１・ ・ ・ ・ ・ ２３・ ・ ・ ・ ・ ２７・ ・ ・ ・ ・ ・演算処理手段 ・プログラムＲＯＭ ・連続動作制御手段 ・モード判別手段 ・ループ手段 ・復帰手段 ・外部入力手段 ・データ記憶ＲＡＭ ・データバス ・アドレスバス ・高速用発振回路 ・抵抗 ・低速用発振回路 ・水晶 ・システムクロック切換回路 ・発振回路 ・タイマ回路 ・割り込み制御手段 ・表示手段 第 図 第 崗 第 ５ 図 第 図
第２図〜第４図は本発明の実施例を示すフローチャート
図、第５図はシステムクロックが二種類ある場合のシス
テムブロック図、第６図はＣＰＵ方式の電子時計のシス
テムブロック図、第７図はＣＰＵの動作タイ１フ９図で
ある。 １．１６．２２・ ２．Ｉ７，２４・ ３ ・ ・ ・ ・ ・ ４ ・ ・ ・ ・ ・ ５ ・ ・ ・ ・ ・ ６ ・ ・ ・ ・ ・ ７．２６・ ・ ・ ８．２５・ ・ ・ ９、 １８．２８・ １０、 １９． ２９・ １１・ ・ ・ ・ ・ １２・ ・ ・ ・ ・ １３・ ・ ・ ・ ・ １４・ ・ ・ ・ ・ １５・ ・ ・ ・ ・ ２０・ ・ ・ ・ ・ ２１・ ・ ・ ・ ・ ２３・ ・ ・ ・ ・ ２７・ ・ ・ ・ ・ ・演算処理手段 ・プログラムＲＯＭ ・連続動作制御手段 ・モード判別手段 ・ループ手段 ・復帰手段 ・外部入力手段 ・データ記憶ＲＡＭ ・データバス ・アドレスバス ・高速用発振回路 ・抵抗 ・低速用発振回路 ・水晶 ・システムクロック切換回路 ・発振回路 ・タイマ回路 ・割り込み制御手段 ・表示手段 第 図 第 崗 第 ５ 図 第 図
Claims (1)
- システムクロックを発生するシステムクロック発生手段
と、前記システムクロックの供給により演算動作を行う
演算処理手段と、計時動作等を行うプログラムが書き込
まれているＲＯＭと、計時データ等を記憶するＲＡＭと
、外部入力手段と、複数のタイミング信号を発生させる
タイマ回路と、前記外部入力手段もしくは前記タイマ回
路の出力信号により前記演算処理手段に割り込み信号を
出力する割り込み制御手段を有する電子時計において、
前記プログラムＲＯＭに、前記システムクロックを発生
させ、前記演算処理手段を連続的に動作させる連続動作
制御手段を設け、前記連続動作制御手段は、通常モード
と連続動作モードとを判別するモード判別手段と、ある
特定の時間連続動作を行わせるためのループ手段と、通
常動作へ復帰させる復帰手段を有することを特徴とする
電子時計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1223627A JPH0385485A (ja) | 1989-08-30 | 1989-08-30 | 電子時計 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1223627A JPH0385485A (ja) | 1989-08-30 | 1989-08-30 | 電子時計 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0385485A true JPH0385485A (ja) | 1991-04-10 |
Family
ID=16801173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1223627A Pending JPH0385485A (ja) | 1989-08-30 | 1989-08-30 | 電子時計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0385485A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010101644A (ja) * | 2008-10-21 | 2010-05-06 | Toshiba Corp | 半導体装置 |
-
1989
- 1989-08-30 JP JP1223627A patent/JPH0385485A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010101644A (ja) * | 2008-10-21 | 2010-05-06 | Toshiba Corp | 半導体装置 |
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