JPH038394A

JPH038394A - 多層配線構造体

Info

Publication number: JPH038394A
Application number: JP1216042A
Authority: JP
Inventors: Akihiro Dotani; 銅谷　明裕; Hikari Kimura; 光木村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-01-25
Filing date: 1989-08-24
Publication date: 1991-01-16
Anticipated expiration: 2011-09-18
Also published as: JP2536175B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、例えば大型コンピュータ等の高速データ処理
装置に使用して好適な多層配線構造体に関するものであ
る。

〔従来の技術〕

大型電子機器の性能を高めるためには、回路素子内の論
理ゲートスイッチング速度やメモリアクセス速度を高め
ることが必要であるが、近年ではこの他例えば回路素子
間を接続する配線の寸法を短縮してさらに高速化を図る
共に、回路基板上に必要な回路素子を全て搭載して高密
度実装化を図ることが行われている。

従来、この種の大型電子機器には、プリント基板やセラ
ミック基板からなる多層配線構造体としての多層配線板
が採用されている。

〔発明が解決しようとする課題〕

ところが、従来の多層配線構造体においては、回路基板
の全体が板状に形成されているため、回路素子に接続す
る素子接続端子を回路基板の表裏両面に搭載した場合に
入出力端子を回路基板の側端面に設ける必要が生じ、回
路素子と入出力端子間の距離が大きくなっていた。この
結果、配線長を十分に短縮することができず、近年にお
ける回路素子と入出力端子間の高速化に応じることがで
きないという問題があった。また、回路基板の側端面は
表裏面と比較して小面積であるため、入出力端子の設定
個数がそれだけ制約を受け、近年における回路素子の高
密度実装化を図ることもできないという問題もあった。

一方、回路基板の表裏面のうち一方側の面に回路素子を
搭載すると共に、他方側の面に入出力端子を設けた場合
には、素子搭載面が一側面であることから素子搭載面が
両面である場合と比較して回路素子の個数が制約を受け
、同じく回路素子の高密度実装化を図ることができない
という不都合があった。

本発明はこのような事情に鑑みてなされたもので、回路
素子と入出力端子間の高速化および回路素子の高密度実
装化に応じることができる多層配線構造体を提供するも
のである。

〔課題を解決するための手段〕

本発明に係る多層配線構造体は、多数の回路素子を実装
する少なくとも３つの搭載面をもつ六面体であって、こ
の六面体を多数の配線層からなるブロック構造体によっ
て形成し、このブロック構造体に配線層の配線パターン
に接続する素子接続端子と入出力端子を設けたものであ
る。

また、本発明の別の第２発明に係る多層配線構造体は、
多数の回路素子を実装する少なくとも３つの搭載面をも
つ六面体であって、この六面体を多数の配線層からなる
ブロック構造体によって形成し、このブロック構造体に
配線層の配線パターンに接続する素子接続端子と入出力
端子を設けると共に、配線層の積層方向に開口する貫通
孔を設けたものである。

さらに、本発明の別の第３発明に係る多層配線構造は、
多数の回路素子を実装する少なくとも３つの搭載面をも
つ六面体であって、この六面体を多数の配線層からなる
ブロック構造体によって形成し、このブロック構造体に
配線層の配線パターンに接続する素子接続端子と入出力
端子を設けると共に、少なくとも１面に開口する凹部を
設けたものである。

〔作　用〕

本発明においては、回路素子の搭載数を増加することが
できると共に、回路素子の搭載面が２つである場合と比
較して素子接続端子間の配線長および回路素子と入出力
端子間の配線長を短縮することができる。

〔実施例〕

以下、本発明の構成等を図に示す実施例によって詳細に
説明する。

第１図は本発明に係る多層配線構造体を示す外観斜視図
、第２図は同じく本発明における多層配線構造体の配線
層を示す内部斜視図である。同図において、符号１で示
すものは多層配線構造体としてのブロック構造体で、平
面視正方形状のガラスセラミック材料を用いた所謂グリ
ーンシートを約３２０枚積層してなる多数の配線層２を
有し、全体が各辺約８０ｍとする正六面体（立方体）に
よって形成されている。このブロック構造体１の四面に
例えばＬＳＩ等の回路素子（図示せず）を９個搭載する
多数の接続端子４，５が設けられており、他の二面には
前記回路素子（図示せず）に接続する信号端子、グラン
ド端子および電源端子からなる約１０００個の入出力端
子６が設けられている。そして、このブロック構造体ｌ
の配線層２には、前記各接続端子４，５に接続する配線
パターン７゜８が形成されており、これら再配線パター
ン７゜８を接続するスルーホール９が設けられている。

なお、グリーンシート３２０枚（内訳は、約１５０の導
体層、約５０層が電源層、約５０層がグランド層および
約５０層が信号層である。）を積層するには、各辺８０
ｎ、厚さ０．２５ｎ　（焼成後）の寸法からなる平面視
正方形状のグリーンシートを等方静水圧プレス法で成形
して行う、また、グリーンシートの焼成後に各端子に無
電解の銅−ニッケルー金めっき処理を施した後、これら
端子に金−錫あるいは金−ゲルマニウム等の高温半田に
よってピンを取り付ける。この場合、接続端子および入
出力端子のランドはグリーンシートの焼成時に形成され
る。

このように構成された多層配線構造体においては、回路
素子（図示せず）の搭載面を４つとじたから、回路素子
の搭載数を増加することができると共に、回路素子の搭
載面が２つである場合と比較して接続端子４．５間の配
線長を短縮することができる。

ここで、本発明における多層配線構造体の特徴につき、
第３図を用いて説明する。

本発明は、各素子搭載面Ａがグリーンシート面Ｂに対し
て垂直の位置関係にある点である。このため、接続端子
４．５を０．２５ｍ格子上に配置することができる。す
なわち、グリーンシートの厚さが０．２５鶴であること
から、各シート毎に配線パターン７．８を形成すれば、
同図にＹで示す方向に０．２５ｍピッチの接続端子４，
５を形成することができ、また厚膜印刷法によって各グ
リーンシート上に配線パターン７．８を形成すれば、同
図にＸで示す方向に０．２５ｍピッチの接続端子４．５
を形成することができる。なお、各接続端子４，５のラ
ンド自体は、グリーンシート積層後にスクリーン法によ
って形成される。また、スルーホール９は、口径が０．
１ｆｉ、　　ピッチが２．５４ｍの千鳥格子状に形成さ
れる。

一方、従来の多層配線構造体においては、素子搭載面が
グリーンシート面に対して平行であるため、接続端子ピ
ッチがスルーホールの制約を受けて０．５　ｍピッチが
量産上の限界であった。

次に、第４図（ａｌ〜（Ｃ）に示す簡単なモデルを用い
て多層配線構造体の面数と配線長の関係について考察す
る。

（１）同図（ａ）に示すように多層配線構造体の素子搭
載面が面積Ｓの正方形である場合に、−辺の長さはｄで
あるから、相対向する頂点に位置する接続端子３ａ、　
３ｂを結ぶパスがクリティカルパスとなる。このパスの
長さは、斜め配線（最大長の素子間配線）が許容される
と１７４丁となる。また、素子搭載面が長方形である場
合には、同一の面積Ｓのクリティカルパスが正方形の場
合と比較して大きくなる。ここで、符号Ｃは回路素子（
図示せず）の搭載エリアである。

したがって、回路素子（図示せず）を−面に搭載する場
合のクリティカルパスｌ、は−ｎＪＴである。

（ｎ）同図（ｂ）に示すように回路素子（図示せず）を
両面に搭載する場合を考えると、前回と同様に素子搭載
面が正方形である場合に最短長のクリティカルパスとな
る。このため、片面当たりの搭載面積がＳ／２．各辺の
長さはＪｑ７となるから、最遠の素子間配線（クリティ
カルパス）１２は相対向する表裏面上の接続端子３ａ、
　３ｂであり、この長さβ２は板厚をｈとすると、ＡＸ　＝ＪＳ／２　＋　Ｓ／２＋ｈ”＝ＪＳ　＋　ｈ”
　となる。

この場合、ｈがＳと比較して非常に小さい値であれば、
Ｉｌ、＃ＪＳとして差し支えない。

これより、長さｌｔは接続端子３ａ、　３ｂの片面実装
時の長さらの１／４倍となって、従来技術と比較して改
善されていることが理解できる。

（Ｉ［［）同図（Ｃ）に示すように接続端子３ａ、　３
ｂを４面に搭載する場合を考えると、−回当たりの搭載
エリア面積がＳ／４となり、各辺の大きさはＪＴ八−と
なる、この場合、最遠の素子間配線長ｔｔ３　（クリテ
ィカルパス）は、１３　＝　　Ｓ／４　＋　Ｓ４＋Ｓ４
　＝ＣＪ３／２　）Ｊ丁＃０．８６Ｊ丁となり、両面実
装の場合と比較して一層改善されることが理解できよう
。

以上、本発明の多層配線構造体における面数とクリティ
カルパス長ｌの関係（面数５．６の場合を含む）を表に
すると、下記の通りである。

第１表面数　　６５４３２１Ｊｓ／２　Ｊ（３１５）ｓ　　Ａ／（３／４）Ｓ　Ｊ
Ｔ　Ｊｓ’＋ｈ２このように、板状の多層配線構造体（
２面実装する場合）では、クリティカルパス長をＳより
小さ（することができないが、本発明による多層配線構
造体を使用した場合には、クリティカルパス長をＳより
小さくすることができるのである。因に、回路素子を４
面実装すると、クリティカルパス長は＜８／２）、１丁
−０，８７Ｊ丁となり、両面実装する場合と比較して１
３％小さくなる。

また、本発明においては、接続端子４，５と入出力端子
６間の距離も小さくなる。この場合、素子搭載面の中央
端子から最短の入出力端子までの距離で比較すると、両
面実装の場合は多層配線構遺体の周囲に入出力端子があ
るから、その距離は一辺の長さＪＳ／２の１７２とする
と８７（，２Ｊ２）となり、これに対して本発明の場合
はＪｍの１７２のＪ「／４となる。

次に、本発明の別の第２発明につき、第５図〜第７図を
用いて説明する。ここで、同図において第１図〜第３図
と同一の部材については同一の符号を付し、詳細な説明
は省略する。

すなわち、第２発明は、同図に示すように配線層２の積
層方向すなわち入出力面側に開口する６個の貫通孔１０
を設けることにより、ブロック構造体１の製造（グリー
ンシートの積層）時にバインダ成分を燃焼除去すること
ができる。この場合、貫通孔１０ａ、１０ｂの口径は約
３鶴の寸法に設定されており、その内周面には金めつき
処理が施された厚さ０．３ｆｌ程度の金属導体膜１１ａ
、　ｌｌｂが形成されている。また、これら金属導体膜
１１ａ、ｌｌｂには、電源電流の供給バスとしての電源
部１２ａ、　１２ｂが接続されている。ここで、グリー
ンシートを積層する場合にシート焼成後に各端子および
貫通孔１０の内周面に無電解の銅−ニッケルー金めっき
処理を施した後、これら端子に金−錫あるいは金−ゲル
マニウム等の高温半田によってピンを取り付ける。

また、本発明の別の第３発明は、第８図（ａ）および（
ｂｌに示すようにブロック構造体１に上下入出力端子面
１ａ　（素子搭載面１ｂ）のうち下側の入出力端子面に
開口する断面コ字状の凹部２１を設けることにより、ブ
ロック構造体１の脱バインダを簡単に行うことができる
。この場合、凹部２１の開口は辺４０ｍの平面視正方形
状に形成されており、その深さは６０Ｂの寸法に設定さ
れている。これにより、ブロック構造体１の板厚は最大
で厚さ２０ｍの寸法に設定される。

このように構成された多層配線構造体（第３発明）を製
造するには、ガラス−セラミック材料を用いたグリーン
シート（導体用金属としては例えば銀、銀パラ、銅ある
いは金等を用いる）を積層すること（グリーンシート法
）により行われる。

ここで、グリーンシート１枚の厚さは、焼成後寸法で０
．１〜０．２５ｍ程度である。このうち厚さ０．２５鶴
のグリーンシートを使用すると、厚さ８０鶴のブロック
構造体はグリーンシート３２０枚を積層して得ることが
できる。その内訳は、約１００の導体層。

約２０層の電源層、約３０層のグランド層、約５０層の
信号層である。この場合、表層の接続端子および入出力
端子のランドは、積層体として焼成した後に厚膜法ある
いはめっき法によって形成されるが、端子部は罵・要に
応じてポリイミド層を用いて位置補正を行う、また、凹
部２１は等方静水圧プレス法によって積層グリーンシー
トの一部に空間部を形成する。

この他、第３発明の他の実施例につき、第９図（ａｌお
よび山）を用いて説明すると、ブロック構造体１に上下
入出力端子面１ａ　（素子搭載面１ｂ）のうち下側の入
出力端子面に開口する断面コ字状の凹部３１を４つ設け
たものである。これら凹部３１の開口は辺１５ｍの平面
視正方形状に形成されており、その深さは６０ｍの寸法
に設定されている。これにより、ブロック構造体１の板
厚は最大で厚さ２０ｍの寸法に設定される。この板厚は
、脱バインダ性を考慮すると、２０ｗ以下の寸法に設定
されることが望ましいが、最大３０ｍまでは効果的であ
る。

ここで、第３発明における多層配線構造体の面数と配線
長の関係については、第１．第２発明と同様第１表に示
す通りである。この場合、実際の配線は斜め配線を使用
せず、Ｘ−Ｙの直交する２軸あるいはＸ−Ｙ−Ｚの直交
する３軸を利用して任意の２点を結ぶことが多い。例え
ば（Ａ）　、　（Ｂ）　、　（Ｃ）の各実装方法におけ
るクリティカルパス長は第２表に示す。

第２表実装方法（Ａ）片面　（Ｂ）両面　（Ｃ）立方体の４面
りリ？ｄ８７＜Ｘ　　　２　　ＪＴ　　　　ＪＴ　　−
Ｊｓ　　　　　　　（４３／２）−ＪＴ長これより、ブロック構造体１に凹部２１，３１がある場
合には、斜め配線が自由に引くことができないが、直交
する配線方向を使用する場合に立方体実装が有利である
ことが理解できる。

なお、各発明におけるブロック構造体の形状は前述した
実施例に限定されず、他の直方体であってもよいことは
勿論である。

〔発明の効果〕

以上説明したように本発明によれば、多数の回路素子を
実装する少なくとも３つの搭載面をもつ六面体であって
、この六面体を多数の配線層からなるブロック構造体に
よって形成し、このブロック構造体に配線層の配線パタ
ーンに接続する素子接続端子と入出力端子を設けたので
、回路素子の搭載数を増加することができると共に、回
路素子の搭載面が２つである場合と比較して素子接続端
子間の配線長および回路素子と入出力端子間の配線長を
短縮することができ、近年における回路素子と入出力端
子間の高速化と回路素子の高密度実装化に応じることが
できる。また、入出力端子と素子接続端子間の距離を短
縮できることは、回路素子に対して給電する場合のコス
ト面においても有利である。また、別の第２発明におい
ては、ブロック構造体に配線層の積層方向に貫通孔を設
けたから、構造体の製造時にバインダ成分を燃焼除去す
ることができ、製造を簡単に行うことができると共に、
電源やグランド部への給電路として使用することができ
る。さらに、ブロック構造体に少なくとも１面に開口す
る凹部を設けた場合、脱バインダを容易に行うことがで
きるといった利点がある。

【図面の簡単な説明】

第１図は本発明に係る多層配線構造体を示す外観斜視図
、第２図および第３図は同じく本発明における多層配線
構造体の配線層、素子搭載面を示す内部斜視図と要部斜
視図、第４図（ａ）〜（Ｃ１は多層配線構造体の面数と
配線長の関係を説明するための図、第５図〜第７図は本
発明の別の第２発明に係る多層配線構造体を示す外観斜
視図、内部斜視図、断面図、第８図（ａ）および（ｂ）
は本発明の別の第３発明に係る多層配線構造体の外観を
示す概略図とそのｂ−ｂ線断面図、第９図（ａ）および
（ｂｌは第３発明の他の実施例を示す外観斜視図と断面
図である。１・・・・ブロック構造体、２・・・・配線層、４．５
・・・・接続端子、６・・・・入出力端子、７．８・・
・・配線パターン。

Claims

【特許請求の範囲】

（１）多数の回路素子を実装する少なくとも３つの搭載
面をもつ六面体であって、この六面体を多数の配線層か
らなるブロック構造体によって形成し、このブロック構
造体に前記配線層の配線パターンに接続する素子接続端
子と入出力端子を設けたことを特徴とする多層配線構造
体。
（２）請求項１において、ブロック構造体に配線層の積
層方向に開口する貫通孔を設けたことを特徴とする多層
配線構造体。
（３）請求項１において、ブロック構造体に少なくとも
１面に開口する凹部を設けたことを特徴とする多層配線
構造体。