JPH0383418A - シーケンサ用ｄ／ａ変換ユニット - Google Patents
シーケンサ用ｄ／ａ変換ユニットInfo
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- JPH0383418A JPH0383418A JP22056489A JP22056489A JPH0383418A JP H0383418 A JPH0383418 A JP H0383418A JP 22056489 A JP22056489 A JP 22056489A JP 22056489 A JP22056489 A JP 22056489A JP H0383418 A JPH0383418 A JP H0383418A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 32
- 238000010586 diagram Methods 0.000 description 14
- 239000000872 buffer Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はシーケンサの周辺機器であるＤ／Ａ変換ユニッ
トに関するものである。
トに関するものである。
［従来の技術］
第１０図は特願平１−４４４４８号として本発明者がす
でに提案したＤ／Ａ変換ユニットの回路ブロックを示し
ており、この従来例回路では、シーケンサのＣＰＵユニ
ットからアドレスバス１を介して送出されたアドレスが
デコーダ２によりデコードされ、デコード出力をラッチ
３のチップセレクタ信号Ｃ８としてラッチ３に出力し、
データバス４を介してシーケンサのＣＰＵユニットから
送出されてくる１６ビットのバイナリデータをシーケン
サのＣＰｔＪユニットからのＷＴ信号によってラッチ３
にラッチし、このラッチ３にラッチしたデータの内、Ｄ
０〜Ｄ１１の１２ビットのバイナリ−データ（１０進デ
シマルでは０〜４０９５）をＤ／Ａコンバータ５に与え
てアナログ出力を得、このアナログ出力をレンジ切り換
えスイッチＳＷによるレンジ切り換え信号によって切り
換えられるアナログ出力回路６のアナログスイッチＳＷ
０を介して一１０Ｖ〜ＩＯＶレンジ又は１〜５ｖレンジ
のアンプＡＩ又はＡ２を通じ゛ζ出力される。
でに提案したＤ／Ａ変換ユニットの回路ブロックを示し
ており、この従来例回路では、シーケンサのＣＰＵユニ
ットからアドレスバス１を介して送出されたアドレスが
デコーダ２によりデコードされ、デコード出力をラッチ
３のチップセレクタ信号Ｃ８としてラッチ３に出力し、
データバス４を介してシーケンサのＣＰＵユニットから
送出されてくる１６ビットのバイナリデータをシーケン
サのＣＰｔＪユニットからのＷＴ信号によってラッチ３
にラッチし、このラッチ３にラッチしたデータの内、Ｄ
０〜Ｄ１１の１２ビットのバイナリ−データ（１０進デ
シマルでは０〜４０９５）をＤ／Ａコンバータ５に与え
てアナログ出力を得、このアナログ出力をレンジ切り換
えスイッチＳＷによるレンジ切り換え信号によって切り
換えられるアナログ出力回路６のアナログスイッチＳＷ
０を介して一１０Ｖ〜ＩＯＶレンジ又は１〜５ｖレンジ
のアンプＡＩ又はＡ２を通じ゛ζ出力される。
１０Ｖ〜ＩＯＶレンジ、１〜５Ｖレンジの夫々のアナロ
グ出力を第１１図のイ、口線で夫々示す。
グ出力を第１１図のイ、口線で夫々示す。
ところで上述のようなレンジを用いた場合には両レンジ
において使用者はＤ／Ａ変換ユニットに０．１〜ＦＦＦ
、□のデジタル値をＤ／Ａ変換ユニットに与えることに
なる。
において使用者はＤ／Ａ変換ユニットに０．１〜ＦＦＦ
、□のデジタル値をＤ／Ａ変換ユニットに与えることに
なる。
例えば第１２図に示すようにシーケンサのＣＰＵユニッ
ト７からデータをＤ／Ａ変換ユニット８に与えてＤ／Ａ
変換を行い、得られたアナログ出力をモータドライバ９
に与えモータ１０を制御する回路において一１０Ｖ〜１
０Ｖレンジを使用する場合を考えると、第１１図から分
かるようにモータ６を停止する際はＤ／Ａ変換ユニット
に７ＦＦ１゜を与え、正転の際は８００．、、［２０４
８コ以上、逆転の際は７ＦＥ、□［２０４６］以下を与
えて行う。
ト７からデータをＤ／Ａ変換ユニット８に与えてＤ／Ａ
変換を行い、得られたアナログ出力をモータドライバ９
に与えモータ１０を制御する回路において一１０Ｖ〜１
０Ｖレンジを使用する場合を考えると、第１１図から分
かるようにモータ６を停止する際はＤ／Ａ変換ユニット
に７ＦＦ１゜を与え、正転の際は８００．、、［２０４
８コ以上、逆転の際は７ＦＥ、□［２０４６］以下を与
えて行う。
［発明が解決しようとする課題］
ところで上記従来例を使用して第１２図に示すようにモ
ータ５を制御する場合に、シーケンサのＣＰＵ：Ｌニッ
ト７から与えるデータはモータ５の動作に対して適した
ものではなく、扱いづらいという問題があった。
ータ５を制御する場合に、シーケンサのＣＰＵ：Ｌニッ
ト７から与えるデータはモータ５の動作に対して適した
ものではなく、扱いづらいという問題があった。
本発明は上述の問題点に鑑みて為されたもので、その目
的とするところはシーケンサのＣＰＵユニットから入力
するデジタル値入力を、アナログ出力や実際に制御する
ものの動きに適した形とすることができ、入力データが
扱い易いシーケンサ用り／Ａ変換ユニットを提供するに
ある。
的とするところはシーケンサのＣＰＵユニットから入力
するデジタル値入力を、アナログ出力や実際に制御する
ものの動きに適した形とすることができ、入力データが
扱い易いシーケンサ用り／Ａ変換ユニットを提供するに
ある。
［課題を解決しようとする手段］
本発明はシーケンサのＣＰＵユニットから与えられる所
定ビットのバイナリデータの内の一定ビット数のデータ
をＤ／ＡコンバータでＤ／Ａ変換するデータとして用い
るシーケンサ用り／Ａ変換ユニットにおいて、正負に亘
るアナログ出力を得るレンジ切り換え時にＤ／Ａ変換を
行うデータの最上位ビットを正負を示すビットとして設
定して、このビットをＤ／Ａコンバータに反転入力させ
る回路と、Ｄ／Ａ変換のデータとして使用しないビット
の内の１ビットを正負を示すビットとし、該ビットの内
容と、Ｄ／Ａ変換のデータとして使用しない残りのビッ
トの内容及び上記Ｄ／Ａ変換を行うデータの最上位ビッ
トの内容との一致不一致を判定して不一致時にＤ／Ａ変
換のデータをＤ／Ａコンバータに入力するのを阻止する
ロジック回路とから成るものである。
定ビットのバイナリデータの内の一定ビット数のデータ
をＤ／ＡコンバータでＤ／Ａ変換するデータとして用い
るシーケンサ用り／Ａ変換ユニットにおいて、正負に亘
るアナログ出力を得るレンジ切り換え時にＤ／Ａ変換を
行うデータの最上位ビットを正負を示すビットとして設
定して、このビットをＤ／Ａコンバータに反転入力させ
る回路と、Ｄ／Ａ変換のデータとして使用しないビット
の内の１ビットを正負を示すビットとし、該ビットの内
容と、Ｄ／Ａ変換のデータとして使用しない残りのビッ
トの内容及び上記Ｄ／Ａ変換を行うデータの最上位ビッ
トの内容との一致不一致を判定して不一致時にＤ／Ａ変
換のデータをＤ／Ａコンバータに入力するのを阻止する
ロジック回路とから成るものである。
［作用コ
而して本発明のシーゲンサ用り／Ａ変換ユニットによれ
ば、正負に亘るアナログ出力を得る場合にはシーケンサ
のＣＰＵユニットから与えるデータの所定のビットに正
負を示すデータを書き込むことで、実際の制御対象とな
る外部機器の正負の動作に対応して表現した形のデータ
として汲えることができるのである。そしてＤ／Ａ変換
するべき形で書き込まれた有効なデータ以外の無効デー
タの場合にはロジック回路によりＤ／Ａコンバータにデ
ータが入力されないため、無効データがＤ／Ａ変換され
ることが無い。
ば、正負に亘るアナログ出力を得る場合にはシーケンサ
のＣＰＵユニットから与えるデータの所定のビットに正
負を示すデータを書き込むことで、実際の制御対象とな
る外部機器の正負の動作に対応して表現した形のデータ
として汲えることができるのである。そしてＤ／Ａ変換
するべき形で書き込まれた有効なデータ以外の無効デー
タの場合にはロジック回路によりＤ／Ａコンバータにデ
ータが入力されないため、無効データがＤ／Ａ変換され
ることが無い。
［実施例］
以下本発明を実施例により説明する。
第１図は実施例の回路を示しており、この実施例ではシ
ーケンサのＣＰＵユニットから１６ビットのバイナリデ
ータが送出されるデータバス４はラッチ３に接続してお
り、ＣＰＵユニットからアドレスバス１を通じ送られて
くるアドレスをデコードするデコーダ２のデコード出力
と、ＣＰＵユニットから送られてくるＷＲ倍信号の一致
時にゲ） Ｇ ＋から出力される信号でラッチ３にクロ
ックＣＬにが与えられて１６ビットＢ０〜ＢＩ５のバイ
ナリ−データがラッチされるようになっている。このラ
ッチ３でラッチされたデータのうちＢ０〜Ｂ。の１１ビ
ットの信号が直接ラッチ１１へ出力され、残りの最上位
ビットＢｚは出力を出力反転形の３ステートバツフア１
２と非反転形の３ステートバツフア１３との並列回路を
介してラッチ１１に入力する。これらの３ステートバツ
フア１２゜１３はいずれか一方がオンの時、他方がオフ
となづているもので、これらの３ステートバツフア１２
゜１３のゲート信号はレンジ切り換えスイッチＳＷの切
り換えに応じて与えられる。またビットＢ。
ーケンサのＣＰＵユニットから１６ビットのバイナリデ
ータが送出されるデータバス４はラッチ３に接続してお
り、ＣＰＵユニットからアドレスバス１を通じ送られて
くるアドレスをデコードするデコーダ２のデコード出力
と、ＣＰＵユニットから送られてくるＷＲ倍信号の一致
時にゲ） Ｇ ＋から出力される信号でラッチ３にクロ
ックＣＬにが与えられて１６ビットＢ０〜ＢＩ５のバイ
ナリ−データがラッチされるようになっている。このラ
ッチ３でラッチされたデータのうちＢ０〜Ｂ。の１１ビ
ットの信号が直接ラッチ１１へ出力され、残りの最上位
ビットＢｚは出力を出力反転形の３ステートバツフア１
２と非反転形の３ステートバツフア１３との並列回路を
介してラッチ１１に入力する。これらの３ステートバツ
フア１２゜１３はいずれか一方がオンの時、他方がオフ
となづているもので、これらの３ステートバツフア１２
゜１３のゲート信号はレンジ切り換えスイッチＳＷの切
り換えに応じて与えられる。またビットＢ。
はビットＢｌｓとともに排他的オアゲートＧ２に入力す
る。Ｄ、／Ａ変換されない残りの４ビットの内のビット
Ｂ＋ｚはビット１３＋ｓとともに排他的オアゲートＧ、
に、ビットＢ１３はビットＢＳＳとともに排他的オアゲ
ートＧ４に、またデータＢＩ４はデータＩ３＋ｓととも
に排他的オアゲートＧｉに入力されており、これら排他
的オアゲートＧ！〜Ｇ、の出力はオアゲートＧ、に入力
している。また上記ビットＢｌ！〜ＢＩＳはオアゲート
Ｇ ｔに入力する。オアゲートＧａの出力はレンジ切り
換えスイッチＳＷのレンジ切り換え信号のインバータＬ
Ｎ ｌによる反転信号とともにゲートＧａに入力し、
またオアゲートＧｙの出力はレンジ切り換えスイッチＳ
Ｗの切り換え信号とともにゲートＧ、に入力し、このゲ
ートＧ＠、ＧＳの出力はゲートＧ１６に入力し、このゲ
ートＧＩＧの出力は遅延回路１４を通じたゲ−） Ｇ
＋の出力とともにゲートＧ、に入力し、このゲートＧ、
の出力が上記ラッチ１１のクロックＣＬＫとなる。
る。Ｄ、／Ａ変換されない残りの４ビットの内のビット
Ｂ＋ｚはビット１３＋ｓとともに排他的オアゲートＧ、
に、ビットＢ１３はビットＢＳＳとともに排他的オアゲ
ートＧ４に、またデータＢＩ４はデータＩ３＋ｓととも
に排他的オアゲートＧｉに入力されており、これら排他
的オアゲートＧ！〜Ｇ、の出力はオアゲートＧ、に入力
している。また上記ビットＢｌ！〜ＢＩＳはオアゲート
Ｇ ｔに入力する。オアゲートＧａの出力はレンジ切り
換えスイッチＳＷのレンジ切り換え信号のインバータＬ
Ｎ ｌによる反転信号とともにゲートＧａに入力し、
またオアゲートＧｙの出力はレンジ切り換えスイッチＳ
Ｗの切り換え信号とともにゲートＧ、に入力し、このゲ
ートＧ＠、ＧＳの出力はゲートＧ１６に入力し、このゲ
ートＧＩＧの出力は遅延回路１４を通じたゲ−） Ｇ
＋の出力とともにゲートＧ、に入力し、このゲートＧ、
の出力が上記ラッチ１１のクロックＣＬＫとなる。
次に本実施例の動作を説明する。
まずレンジが１〜５Ｖの場合には第２図に示すようにア
ナログ出力とデジタル入力との関係が図示するようにな
っており、この場合には入力データＯ（０００同、）〜
４０９５ （ＦＦＦ、Ｉｌ、）をＤ／Ａコンバータ５に
入力させればよいので、Ｂ。
ナログ出力とデジタル入力との関係が図示するようにな
っており、この場合には入力データＯ（０００同、）〜
４０９５ （ＦＦＦ、Ｉｌ、）をＤ／Ａコンバータ５に
入力させればよいので、Ｂ。
〜Ｂ＋ｉまでのビットの内どれか一つのビットも論理値
“１″ （“Ｈ″）とならないような場合にのみ１２ビ
ットＢ０〜Ｂ Ｉ １の入力データをラッチ１１にラッ
チさせてＤ／Ａコンバータ５に取り込むようにする つまりシーケンサのＣＰＵユニットからのアドレスと、
ＷＲ傷信号によりデータバス４上の１６ビットのバイナ
リデータをラッチ３にラッチする。
“１″ （“Ｈ″）とならないような場合にのみ１２ビ
ットＢ０〜Ｂ Ｉ １の入力データをラッチ１１にラッ
チさせてＤ／Ａコンバータ５に取り込むようにする つまりシーケンサのＣＰＵユニットからのアドレスと、
ＷＲ傷信号によりデータバス４上の１６ビットのバイナ
リデータをラッチ３にラッチする。
ここでレンジ切り換えスイッチＳＷが１〜５Ｖレンジ側
（オン）に切り換えられているため、切り換え信号が“
Ｌ″′となり、３ステートバツフア１３がオンとなる。
（オン）に切り換えられているため、切り換え信号が“
Ｌ″′となり、３ステートバツフア１３がオンとなる。
一方ラッチ３でラッチした８０〜Ｂ、ｓの１６ビットの
データの内ビットＢ、〜Ｂ、は上述したように一つも“
Ｈ”としていないため、ゲートＧ、の出力は“Ｈ”、ゲ
ートＧ、の出力は“Ｌ″′となり、この結果ゲー）＋ｏ
の出力が“Ｌ”となる、従って遅延回路１４で遅延され
たゲートＧ、の信号と、ゲートＧ、ｏとが一致したとき
にラッチ１１にクロックＣＬＫが入力してビットＢ０〜
Ｂ１、のデータをラッチ１１にラッチして該ラッチした
１２ビットのバイナリデータをＤ／Ａコンバータ５に入
力させてＤ／Ａ変換を行い、このＤ／Ａ変換して得られ
たアナログ信号をアナログ出力回路６のアナログスイッ
チＳ Ｗ ６、アンプＡ１を介して外部機器などへ出力
する。
データの内ビットＢ、〜Ｂ、は上述したように一つも“
Ｈ”としていないため、ゲートＧ、の出力は“Ｈ”、ゲ
ートＧ、の出力は“Ｌ″′となり、この結果ゲー）＋ｏ
の出力が“Ｌ”となる、従って遅延回路１４で遅延され
たゲートＧ、の信号と、ゲートＧ、ｏとが一致したとき
にラッチ１１にクロックＣＬＫが入力してビットＢ０〜
Ｂ１、のデータをラッチ１１にラッチして該ラッチした
１２ビットのバイナリデータをＤ／Ａコンバータ５に入
力させてＤ／Ａ変換を行い、このＤ／Ａ変換して得られ
たアナログ信号をアナログ出力回路６のアナログスイッ
チＳ Ｗ ６、アンプＡ１を介して外部機器などへ出力
する。
このように１ｖ〜５ｖレンジの時にはＯ（０００、馴）
〜４０９５ （ＦＦＦ、□）が第３図に示すように有効
なデータとなり、４０９６ （１０００１，）以上及び
−１（ＦＦＦＦ、、、）以下が無効なデータとなる。従
って第５図に示すよ・うに１６ビツ）Ｂｅ〜ａｌｌから
なる入力データの内Ｄ／Ａ変換に使用する入力データは
ビットＢ０〜Ｂ、の１２ビットのデータとし、ビット１
３＋ｔ〜Ｂ’ｓのいずれかが、第４図に示すように論理
値“１”が含まれた場合に無効データとなる。この場合
ゲー） ０２〜Ｇ、のいずれかの出力がＨ″となるため
、オアゲートＧ・の出力がＨ”となり、このゲート出力
を入力するゲートＧ、の出力も“Ｈ”となる。
〜４０９５ （ＦＦＦ、□）が第３図に示すように有効
なデータとなり、４０９６ （１０００１，）以上及び
−１（ＦＦＦＦ、、、）以下が無効なデータとなる。従
って第５図に示すよ・うに１６ビツ）Ｂｅ〜ａｌｌから
なる入力データの内Ｄ／Ａ変換に使用する入力データは
ビットＢ０〜Ｂ、の１２ビットのデータとし、ビット１
３＋ｔ〜Ｂ’ｓのいずれかが、第４図に示すように論理
値“１”が含まれた場合に無効データとなる。この場合
ゲー） ０２〜Ｇ、のいずれかの出力がＨ″となるため
、オアゲートＧ・の出力がＨ”となり、このゲート出力
を入力するゲートＧ、の出力も“Ｈ”となる。
一方オアゲートＧ、も出力が“Ｈ”となるため、このゲ
ート出力を入力するゲートＧ、の出力も“Ｈ”となる、
従って両ゲートＧ＊、Ｇ＊の出力を入力するゲートＧ、
。の出力が“Ｈ”となり、結果そのゲート出力を入力す
るゲートＧ、の出力が“Ｈ”に固定され、遅延回路１４
からの出力をラッチ１１のクロックとして与えることが
出来ない。つまりラッチ１１はビットＢ０〜Ｂ、からな
るデータをラッチせず、Ｄ／Ａコンバータ５によるＤ／
Ａ変換を行なわせないのである。
ート出力を入力するゲートＧ、の出力も“Ｈ”となる、
従って両ゲートＧ＊、Ｇ＊の出力を入力するゲートＧ、
。の出力が“Ｈ”となり、結果そのゲート出力を入力す
るゲートＧ、の出力が“Ｈ”に固定され、遅延回路１４
からの出力をラッチ１１のクロックとして与えることが
出来ない。つまりラッチ１１はビットＢ０〜Ｂ、からな
るデータをラッチせず、Ｄ／Ａコンバータ５によるＤ／
Ａ変換を行なわせないのである。
一方−１０Ｖ〜ＩＯＶのレンジの場合について説明する
。この場合入力するデータは第６図に示すように−２０
４８（Ｆ８００イ＾））〜２０４８（７Ｆ Ｆ ＋、）
であるから、このデータをＤ／Ａコンバータ５の入力形
式である０ （ＯＯＯｊ。）〜４０９５ （ＦＦＦ＋ｈ
＋）に変換するには入力データの内ビットＢ１１を正負
で反転することにより正負を示す。
。この場合入力するデータは第６図に示すように−２０
４８（Ｆ８００イ＾））〜２０４８（７Ｆ Ｆ ＋、）
であるから、このデータをＤ／Ａコンバータ５の入力形
式である０ （ＯＯＯｊ。）〜４０９５ （ＦＦＦ＋ｈ
＋）に変換するには入力データの内ビットＢ１１を正負
で反転することにより正負を示す。
そしてシーケンサのＣＰＵユニットから入力するデータ
としては第７図に示すようにビットＢｌｓに正の時に論
理値“Ｏ”を書き込み、負の時に論理値″１″を書き込
み、またビットＢ、〜Ｂ１４では正の時に論理値“０”
を書き込み、負の時の論理値“１”を書き込んでデータ
を送ることにより、負のデータは２の補数で表し、Ｄ／
Ａ変換されるのである。
としては第７図に示すようにビットＢｌｓに正の時に論
理値“Ｏ”を書き込み、負の時に論理値″１″を書き込
み、またビットＢ、〜Ｂ１４では正の時に論理値“０”
を書き込み、負の時の論理値“１”を書き込んでデータ
を送ることにより、負のデータは２の補数で表し、Ｄ／
Ａ変換されるのである。
而して一１０Ｖ〜ＩＯＶのレンジを選択する場合いは第
１図回路ではレンジ切り換えスイッチＳＷをオフ、この
オフによって３ステートバツフア１２がオンとなり、ラ
ッチ３からラッチ１１へ入力するビットＢ、は反転され
る。 ここで入力データが正の時にはビット８４〜Ｂｌ
ｌが総て論理値“Ｏ” （“Ｌ″）であるため、この場
合ゲートＧ２〜ａＳの出力が総て“Ｌ”となり、結果オ
アゲートＧ＠の出力が“Ｌ”となる、従ってレンジ切り
換えスイッチＳＷの“Ｈ”の切り換え信号の反転信号と
、オアゲートＧ６の出力とを入力するゲートＧ、の２人
力は共に“Ｌ′となるためその出力が“Ｌ”となる、ま
たオアゲートＧ７の入力が総て“Ｌ”であるため、その
出力が“Ｌ”となるが、このゲート出力と、レンジ切り
換えスイッチＳＷのＨ”の切り換え信号とが入力するゲ
ートＧ。
１図回路ではレンジ切り換えスイッチＳＷをオフ、この
オフによって３ステートバツフア１２がオンとなり、ラ
ッチ３からラッチ１１へ入力するビットＢ、は反転され
る。 ここで入力データが正の時にはビット８４〜Ｂｌ
ｌが総て論理値“Ｏ” （“Ｌ″）であるため、この場
合ゲートＧ２〜ａＳの出力が総て“Ｌ”となり、結果オ
アゲートＧ＠の出力が“Ｌ”となる、従ってレンジ切り
換えスイッチＳＷの“Ｈ”の切り換え信号の反転信号と
、オアゲートＧ６の出力とを入力するゲートＧ、の２人
力は共に“Ｌ′となるためその出力が“Ｌ”となる、ま
たオアゲートＧ７の入力が総て“Ｌ”であるため、その
出力が“Ｌ”となるが、このゲート出力と、レンジ切り
換えスイッチＳＷのＨ”の切り換え信号とが入力するゲ
ートＧ。
の出力は“Ｈ”となる、従ってゲートＧ、、Ｇ、の出力
を入力するゲートａｔｅの出力は“Ｌ”となり、このゲ
ート出力と遅延回路１４の出力とによりゲートＧ、を介
してラッチ１１に上述した場合と同様にクロックＣＬＫ
を与え、ビットＢ０〜Ｂ、。及びＢ１、の反転データと
をラッチする。
を入力するゲートａｔｅの出力は“Ｌ”となり、このゲ
ート出力と遅延回路１４の出力とによりゲートＧ、を介
してラッチ１１に上述した場合と同様にクロックＣＬＫ
を与え、ビットＢ０〜Ｂ、。及びＢ１、の反転データと
をラッチする。
このラッチデータがＤ／Ａコンバータ５によりＤ／Ａ変
換され、Ｄ／Ａ変換して得られたアナログ信号はアナロ
グスイッチＳＷ６、アンプＡ２を通じて外部機器などへ
出力されるのである。
換され、Ｄ／Ａ変換して得られたアナログ信号はアナロ
グスイッチＳＷ６、アンプＡ２を通じて外部機器などへ
出力されるのである。
また入力データが負の時にはビットＢ＋ｓ−Ｂが総て論
理値“１” （“Ｈ”）であるため、この場合もゲート
Ｇ２〜Ｇｓの出力が“Ｌ”となり、従ってオアゲートＧ
、の出力が“Ｌ″となって、ゲートＧ、の出力も“Ｌ”
となる、一方オアゲートＧ。
理値“１” （“Ｈ”）であるため、この場合もゲート
Ｇ２〜Ｇｓの出力が“Ｌ”となり、従ってオアゲートＧ
、の出力が“Ｌ″となって、ゲートＧ、の出力も“Ｌ”
となる、一方オアゲートＧ。
の出力が“Ｈ”となり、ゲートＧ、の出力は“Ｈ”とな
る、従って正の時と同様にゲートＧ、。と、ゲートＧ７
．と２遅延回路１４とによりラッチ１１に上述した場合
と同様にクロックＣＬＫを与え、ビットＢ。〜Ｂｏｏ及
びＢ、の反転データとをラッチする。 ここでこのレン
ジにおいて無効なるデータは第８図で示すように２０４
８ （８００，、ｌ）以上あるいは−２０４９（Ｆ７Ｆ
Ｆ、、））以下のデータで、第９［ｇ （ａ）、（ｂ）
に示すようにビットＢ９．に対してビットＢ１４％Ｂ＋
。のいずれかが不一致のデータの場合であり、この場合
ゲート０２〜Ｇｓのいずれかの出力がＨ”となるため、
オアゲートＧ、の出力が“Ｈ”となり、このゲート出力
を入力するゲートＧ、の出力も“Ｈ”となる。
る、従って正の時と同様にゲートＧ、。と、ゲートＧ７
．と２遅延回路１４とによりラッチ１１に上述した場合
と同様にクロックＣＬＫを与え、ビットＢ。〜Ｂｏｏ及
びＢ、の反転データとをラッチする。 ここでこのレン
ジにおいて無効なるデータは第８図で示すように２０４
８ （８００，、ｌ）以上あるいは−２０４９（Ｆ７Ｆ
Ｆ、、））以下のデータで、第９［ｇ （ａ）、（ｂ）
に示すようにビットＢ９．に対してビットＢ１４％Ｂ＋
。のいずれかが不一致のデータの場合であり、この場合
ゲート０２〜Ｇｓのいずれかの出力がＨ”となるため、
オアゲートＧ、の出力が“Ｈ”となり、このゲート出力
を入力するゲートＧ、の出力も“Ｈ”となる。
一方ゲートＧ ｓはレンジ切り換え信号が“Ｈ”である
ためその出力も“Ｈ”となる、従って両ゲー）Ｇｓ、Ｇ
ｓの出力を入力するゲートＧ、。の出力が“Ｈ″となり
、結果そのゲート出力を入力するゲートＧｌｌの出力が
“Ｈ”に固定され、遅延回路１４からの出力をラッチ１
１のクロックＣＬＫとして与えることが出来ない、つま
りラッチ１１はビットＢ０〜Ｂ Ｉ １からなるデータ
をラッチせず、Ｄ／Ａコンバータ５によるＤ／Ａ変換を
行なわせないのである。
ためその出力も“Ｈ”となる、従って両ゲー）Ｇｓ、Ｇ
ｓの出力を入力するゲートＧ、。の出力が“Ｈ″となり
、結果そのゲート出力を入力するゲートＧｌｌの出力が
“Ｈ”に固定され、遅延回路１４からの出力をラッチ１
１のクロックＣＬＫとして与えることが出来ない、つま
りラッチ１１はビットＢ０〜Ｂ Ｉ １からなるデータ
をラッチせず、Ｄ／Ａコンバータ５によるＤ／Ａ変換を
行なわせないのである。
［発明の効果］
本発明はシーケンサのＣＰＵユニットから与えられる所
定ビットのバイナリデータの内の一定ビット数のデータ
をＤ／ＡコンバータでＤ／Ａ変換するデータとして用い
るシーケンサ用り／Ａ変換ユニットにおいて、正負に亘
るアナログ出力を得るレンジ切り換え時にＤ／Ａ変換を
行うデータの最上位ビットを正負を示すビットとして設
定して、このビットをＤ／Ａコンバータに反転入力させ
る回路と、Ｄ／Ａ変換のデータとして使用しないビット
の内の１ビットを正負を示すビットとし、該ビットの内
容と、Ｄ／Ａ変換のデータとして使用しない残りのビッ
トの内容及び上記Ｄ／Ａ変換を行うデータの最上位ビッ
トの内容との一致不一致を判定して不一致時にＤ／Ａ変
換のデータをＤ／Ａコンバータに入力するのを阻止する
ロジック回路とから成るものであるから、正負に亘るア
ナログ出力を得る場合にはシーケンサのＣＰＵユニット
から与えるデータの所定のビットに正負を示すデータを
書き込むことで、実際の制御対象となる外部機器の正負
の動作に対応して表現した形のデータとして扱えること
ができ、データの取り扱いが容易となるという効果があ
り、しかもＤ／Ａ変換するべき形で書き込まれた有効な
データ以外の無効データの場合にはロジック回路により
Ｄ／Ａコンバータにデータが入力されないため、無効デ
ータがＤ／Ａ変換されることが無いという効果があり、
更にＤ／Ａ変換ユニットにＣＰＵを組み込んでＣＰＵの
演算処理によってデータ処理を行う場合に比べてコスト
的、スペース的な面からみて有利であるという効果があ
る。
定ビットのバイナリデータの内の一定ビット数のデータ
をＤ／ＡコンバータでＤ／Ａ変換するデータとして用い
るシーケンサ用り／Ａ変換ユニットにおいて、正負に亘
るアナログ出力を得るレンジ切り換え時にＤ／Ａ変換を
行うデータの最上位ビットを正負を示すビットとして設
定して、このビットをＤ／Ａコンバータに反転入力させ
る回路と、Ｄ／Ａ変換のデータとして使用しないビット
の内の１ビットを正負を示すビットとし、該ビットの内
容と、Ｄ／Ａ変換のデータとして使用しない残りのビッ
トの内容及び上記Ｄ／Ａ変換を行うデータの最上位ビッ
トの内容との一致不一致を判定して不一致時にＤ／Ａ変
換のデータをＤ／Ａコンバータに入力するのを阻止する
ロジック回路とから成るものであるから、正負に亘るア
ナログ出力を得る場合にはシーケンサのＣＰＵユニット
から与えるデータの所定のビットに正負を示すデータを
書き込むことで、実際の制御対象となる外部機器の正負
の動作に対応して表現した形のデータとして扱えること
ができ、データの取り扱いが容易となるという効果があ
り、しかもＤ／Ａ変換するべき形で書き込まれた有効な
データ以外の無効データの場合にはロジック回路により
Ｄ／Ａコンバータにデータが入力されないため、無効デ
ータがＤ／Ａ変換されることが無いという効果があり、
更にＤ／Ａ変換ユニットにＣＰＵを組み込んでＣＰＵの
演算処理によってデータ処理を行う場合に比べてコスト
的、スペース的な面からみて有利であるという効果があ
る。
第１図は本発明の実施例の回路図、第２図は同上の１〜
５ｖレンジの切り換えの説明図、第３図は同上の１〜５
ｖレンジの有効、無効データの説明図、第４図は同上の
１〜５ｖレンジの無効データの構成図、第５図は同上の
１〜５ｖレンジのデータ構成図、第６図は同上の一１０
Ｖ〜ＩＯＶレンジの切り換えの説明図、第７図は同上の
一１０ｖ−ｉｏｖレンジのデータ構成図、第８図は同上
の一１０ｖ〜１０ｖレンジの有効、無効データの説明図
、第９図（ａ）（ｂ）は−１０ｖ〜１０ｖレンジの正、
負の無効データの構成図、第１０図は従来例の回路図、
第１１図は同上のレンジ切り換え説明図、第１２図は同
上の使用説明図である。 ３はラッチ、５はＤ／Ａコンバータ、１１はラッチ、１
２．１３は３ステートバツフア、Ｇ、〜Ｇ。 １はゲート、ＳＷはレンジ切り換えスイッチである。
５ｖレンジの切り換えの説明図、第３図は同上の１〜５
ｖレンジの有効、無効データの説明図、第４図は同上の
１〜５ｖレンジの無効データの構成図、第５図は同上の
１〜５ｖレンジのデータ構成図、第６図は同上の一１０
Ｖ〜ＩＯＶレンジの切り換えの説明図、第７図は同上の
一１０ｖ−ｉｏｖレンジのデータ構成図、第８図は同上
の一１０ｖ〜１０ｖレンジの有効、無効データの説明図
、第９図（ａ）（ｂ）は−１０ｖ〜１０ｖレンジの正、
負の無効データの構成図、第１０図は従来例の回路図、
第１１図は同上のレンジ切り換え説明図、第１２図は同
上の使用説明図である。 ３はラッチ、５はＤ／Ａコンバータ、１１はラッチ、１
２．１３は３ステートバツフア、Ｇ、〜Ｇ。 １はゲート、ＳＷはレンジ切り換えスイッチである。
Claims (1)
- （１）シーケンサのＣＰＵユニットから与えられる所定
ビットのバイナリデータの内の一定ビット数のデータを
Ｄ／ＡコンバータでＤ／Ａ変換するデータとして用いる
シーケンサ用Ｄ／Ａ変換ユニットにおいて、正負に亘る
アナログ値を得るレンジ切り換え時にＤ／Ａ変換を行う
データの最上位ビットを正負を示すビットとして設定し
て、このビットをＤ／Ａコンバータに反転入力させる回
路と、Ｄ／Ａ変換のデータとして使用しないビットの内
の１ビットを正負を示すビットとし、該ビットの内容と
、Ｄ／Ａ変換のデータとして使用しない残りのビットの
内容及び上記Ｄ／Ａ変換を行うデータの最上位ビットの
内容との一致不一致を判定して不一致時にＤ／Ａ変換の
データをＤ／Ａコンバータに入力するのを阻止するロジ
ック回路とから成ることを特徴とするシーケンサ用Ｄ／
Ａ変換ユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22056489A JP2966439B2 (ja) | 1989-08-28 | 1989-08-28 | シーケンサ用ｄ／ａ変換ユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22056489A JP2966439B2 (ja) | 1989-08-28 | 1989-08-28 | シーケンサ用ｄ／ａ変換ユニット |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0383418A true JPH0383418A (ja) | 1991-04-09 |
| JP2966439B2 JP2966439B2 (ja) | 1999-10-25 |
Family
ID=16752967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22056489A Expired - Fee Related JP2966439B2 (ja) | 1989-08-28 | 1989-08-28 | シーケンサ用ｄ／ａ変換ユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2966439B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583429A (en) * | 1994-04-14 | 1996-12-10 | Yazaki Corporation | Current detection device |
-
1989
- 1989-08-28 JP JP22056489A patent/JP2966439B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583429A (en) * | 1994-04-14 | 1996-12-10 | Yazaki Corporation | Current detection device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2966439B2 (ja) | 1999-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |