JPH0378018B2 - - Google Patents
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- Publication number
- JPH0378018B2 JPH0378018B2 JP57102144A JP10214482A JPH0378018B2 JP H0378018 B2 JPH0378018 B2 JP H0378018B2 JP 57102144 A JP57102144 A JP 57102144A JP 10214482 A JP10214482 A JP 10214482A JP H0378018 B2 JPH0378018 B2 JP H0378018B2
- Authority
- JP
- Japan
- Prior art keywords
- speed
- low
- circuit
- reception
- speed data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims description 40
- 239000000872 buffer Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 8
- 238000004891 communication Methods 0.000 claims description 7
- 238000012544 monitoring process Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/50—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication
- H04L12/52—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques
- H04L12/525—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques involving a stored program control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
発明の対象
本発明は多重化した電文を伝送する高速データ
交換網におけるノード内バツフアの網輻輳制御方
式に関するものである。
交換網におけるノード内バツフアの網輻輳制御方
式に関するものである。
従来技術
多重化した電文を伝送する高速データ交換網を
介して複数台の低速データ送受信回路が、データ
交換を行う場合、従来のノードは第２図に示す構
成で、第１図に示すデータを転送し、第４図に示
す方式で輻輳制御を行つていた。
介して複数台の低速データ送受信回路が、データ
交換を行う場合、従来のノードは第２図に示す構
成で、第１図に示すデータを転送し、第４図に示
す方式で輻輳制御を行つていた。
第１図においてデータ０１はその前後を識別す
るためのフラグＦ０２で囲まれ、送信側のノード
を識別するための送信側ノード番号（SA1）０
３、送信側の低速データ送受信回路を識別するた
めの送信側低速データ送受信回路番号（SA2）０
４、受信側のノードを識別するための受信側ノー
ド番号（DA1）０５、受信側の低速データ送受信
回路を識別するための受信側低速データ送受信回
路番号（DA2）０６、データの追番管理を行うた
めのコントロールフイールドＣ０７、情報部Ｄ０
８、データのCRCチエツクを行うためのFCS部
FCS０９、それと応答部LA１０より構成される。
るためのフラグＦ０２で囲まれ、送信側のノード
を識別するための送信側ノード番号（SA1）０
３、送信側の低速データ送受信回路を識別するた
めの送信側低速データ送受信回路番号（SA2）０
４、受信側のノードを識別するための受信側ノー
ド番号（DA1）０５、受信側の低速データ送受信
回路を識別するための受信側低速データ送受信回
路番号（DA2）０６、データの追番管理を行うた
めのコントロールフイールドＣ０７、情報部Ｄ０
８、データのCRCチエツクを行うためのFCS部
FCS０９、それと応答部LA１０より構成される。
第２図において、高速データ交換網４００より
送られてくるデータを復調回路１０１が復調して
受信シフタ１０４に転送する。受信シフタ１０４
にフラグ０２を入力したことをフラグ検出回路１
０６が検出すると、DA比較回路１０７が自ノー
ドあてのデータか否かを調べ自ノードあてのデー
タであれば、高速データ送受信回路３１０に転送
し、受信バツフアメモリ３１１に蓄える。
送られてくるデータを復調回路１０１が復調して
受信シフタ１０４に転送する。受信シフタ１０４
にフラグ０２を入力したことをフラグ検出回路１
０６が検出すると、DA比較回路１０７が自ノー
ドあてのデータか否かを調べ自ノードあてのデー
タであれば、高速データ送受信回路３１０に転送
し、受信バツフアメモリ３１１に蓄える。
低速データ送受信回路４１０の端末受信制御回
路４１１は、低速データ送受信回路の低速受信メ
モリ４１２がオーバーフロー無時には常に低速デ
ータ受信回路３１３に対してデータ転送要求を出
し、高速受信バツフアメモリ３１１からのデータ
を低速受信メモリ４１２に転送する（第４図−
）。データ転送が終了した時点で次のデータを
受信できるか否かを低速受信メモリ４１２を調べ
オーバーフローしている時には低速データ受信回
路３１３に対してデータ転送要求を出さない（第
４図−）。
路４１１は、低速データ送受信回路の低速受信メ
モリ４１２がオーバーフロー無時には常に低速デ
ータ受信回路３１３に対してデータ転送要求を出
し、高速受信バツフアメモリ３１１からのデータ
を低速受信メモリ４１２に転送する（第４図−
）。データ転送が終了した時点で次のデータを
受信できるか否かを低速受信メモリ４１２を調べ
オーバーフローしている時には低速データ受信回
路３１３に対してデータ転送要求を出さない（第
４図−）。
又、端末送信制御部４１４に対して相手低速デ
ータ送受信回路に輻輳状態を通知するデータを転
送するよう指示し、端末送信制御部４１４は低速
データ送信回路３１４、高速送信バツフアメモリ
３１２、送信シフタ１０５を介して相手ノードに
輻輳を通知する（第４図−）。
ータ送受信回路に輻輳状態を通知するデータを転
送するよう指示し、端末送信制御部４１４は低速
データ送信回路３１４、高速送信バツフアメモリ
３１２、送信シフタ１０５を介して相手ノードに
輻輳を通知する（第４図−）。
第４図は、従来の網輻輳制御方式フローを示す
ものでノードは自ノード向けのデータを受信し
（第４図−）、低速データ送受信回路からデータ
転送要求があるためデータを転送する（第４図−
）。
ものでノードは自ノード向けのデータを受信し
（第４図−）、低速データ送受信回路からデータ
転送要求があるためデータを転送する（第４図−
）。
自ノード向けのデータを受信し（第４図）低
速データ送受信回路からデータて転送要求がある
のでデータ転送する（第４図−）。
速データ送受信回路からデータて転送要求がある
のでデータ転送する（第４図−）。
低速データ送受信回路では、低速受信メモリの
輻輳を検出し（第４図−）、データ転送要求を
出さず（第４図−）、相手ノードに対して輻輳
状態発生通知のデータを送出する（第４図−〓〓）
例を示してある。
輻輳を検出し（第４図−）、データ転送要求を
出さず（第４図−）、相手ノードに対して輻輳
状態発生通知のデータを送出する（第４図−〓〓）
例を示してある。
以上述べた如き構成および方式であるから、低
速データ送受信回路の低速受信メモリが、オーバ
フローして輻輳状態が発生した場合は、低速デー
タ送受信回路自身が、相手ノードに輻輳状態発生
通知フレーム作成を行うため低速データ送受信回
路が、低速受信メモリ輻輳状態検知時、相手低速
データ送受信回路への通知が遅れる。
速データ送受信回路の低速受信メモリが、オーバ
フローして輻輳状態が発生した場合は、低速デー
タ送受信回路自身が、相手ノードに輻輳状態発生
通知フレーム作成を行うため低速データ送受信回
路が、低速受信メモリ輻輳状態検知時、相手低速
データ送受信回路への通知が遅れる。
発明の目的
この発明の目的とするところは、上記の如き従
来の問題点を除去するものであり低速データ送受
信回路内の低速受信メモリの輻輳を通信相手ノー
ドに迅速に通知可能とするという効果を有する網
輻輳制御方式を提供することにある。
来の問題点を除去するものであり低速データ送受
信回路内の低速受信メモリの輻輳を通信相手ノー
ドに迅速に通知可能とするという効果を有する網
輻輳制御方式を提供することにある。
発明の総括的説明
従来より、低速送受信回路内の低速受信メモリ
の輻輳状態発生時には、通信相手に輻輳通知フレ
ームを送出していた。
の輻輳状態発生時には、通信相手に輻輳通知フレ
ームを送出していた。
本発明は、該低速送受信回路内の低速受信メモ
リの輻輳状態発生通知を迅速にできぬかという点
に注目し、低速受信メモリの輻輳を高速受信バツ
フアメモリ監視回路が常時監視することにより高
速送受信回路独自に通知可能であるという考え方
によるものである。
リの輻輳状態発生通知を迅速にできぬかという点
に注目し、低速受信メモリの輻輳を高速受信バツ
フアメモリ監視回路が常時監視することにより高
速送受信回路独自に通知可能であるという考え方
によるものである。
発明の実施例
次に本発明の実施例につき図面を用いて詳細に
説明する。
説明する。
第３図は、本発明の一実施例であるノードの構
成を示すもので、第１図に示すデータを転送し、
第５図に示す方式で輻輳制御を行う。
成を示すもので、第１図に示すデータを転送し、
第５図に示す方式で輻輳制御を行う。
第３図において、第２図との相違点は以下の通
りである。
りである。
高速受信バツフアメモリ３１１は高速受信バツ
フアメモリ監視回路３１５と、高速受信バツフア
メモリ監視回路３１５は、バツフア有無表示回路
６１０及びLA作成回路１１１と接続されている。
フアメモリ監視回路３１５と、高速受信バツフア
メモリ監視回路３１５は、バツフア有無表示回路
６１０及びLA作成回路１１１と接続されている。
また、バツフア有無表示回路６１０は、低速受
信メモリ４１２と接続されている。
信メモリ４１２と接続されている。
これにより、低速受信メモリ４１２が輻輳状態
時には、バツフア有無表示回路６１０、高速受信
バツフアメモリ監視回路３１５を介して、LA作
成回路１１１に低速受信メモリ４１２が輻輳状態
である事を伝える。
時には、バツフア有無表示回路６１０、高速受信
バツフアメモリ監視回路３１５を介して、LA作
成回路１１１に低速受信メモリ４１２が輻輳状態
である事を伝える。
LA作成回路１１１は、低速受信メモリ４１２
が輻輳状態であるパターンを応答部１０にセツト
し受信シフタ１０４に転送する事である。
が輻輳状態であるパターンを応答部１０にセツト
し受信シフタ１０４に転送する事である。
次に第５図は本発明のデータ転送の一例を示し
たものである。
たものである。
高速データ送受信回路３１０内の高速受信バツ
フアメモリ監視回路３１５は、常時、低速データ
送受信回路内の低速バツフア有無回路６１０を監
視し（第５図−）、低速受信メモリ４１２が輻
輳でない時（第５図−）は高速データ交換網４
００から受信した。該低速データ送受信回路４１
０向けのデータは、高速受信バツフアメモリ３１
１に蓄えられ（第５図−）正常受信応答が返さ
れる（第５図−）。
フアメモリ監視回路３１５は、常時、低速データ
送受信回路内の低速バツフア有無回路６１０を監
視し（第５図−）、低速受信メモリ４１２が輻
輳でない時（第５図−）は高速データ交換網４
００から受信した。該低速データ送受信回路４１
０向けのデータは、高速受信バツフアメモリ３１
１に蓄えられ（第５図−）正常受信応答が返さ
れる（第５図−）。
その後、該データは、低速送受信回路４１０内
の低速受信メモリ４１２に転送される（第５図−
）。
の低速受信メモリ４１２に転送される（第５図−
）。
それに対し、低速送受信回路内４１０の低速受
信メモリ４１２が輻輳状態時（第５図−）には
受信したデータに対してLAに低速受信メモリ輻
輳状態発生応答をセツトする（第５図−）。
信メモリ４１２が輻輳状態時（第５図−）には
受信したデータに対してLAに低速受信メモリ輻
輳状態発生応答をセツトする（第５図−）。
発明の効果
以上述べた如き構成であるから、本発明にあつ
ては低速データ送受信回路内の低速受信メモリの
輻輳状態発生通知が迅速に行えるという効果を奏
することができる。
ては低速データ送受信回路内の低速受信メモリの
輻輳状態発生通知が迅速に行えるという効果を奏
することができる。
第１図は従来のデータフオーマツト図、第２図
は従来技術におけるノードのブロツク図、第３図
は本発明の一実施例のノードのブロツク図第４図
は従来技術における網輻輳制御方式フロー図、第
５図は本発明の一実施例における網輻輳制御方式
フロー図である。 ０１……データ、０２……フラグ、０３……送
信側コード番号、０４……送信側低速データ送受
信回路番号、０５……受信側ノード番号、０６…
…受信側低速データ送受信回路番号、０７……コ
ントロールフイールド、０８……情報部、０９…
…FCS部、１０……応答部、１００……ノード、
１０１……復調回路、１０２……変調回路、１０
３……送受切替回路、１０４……受信シフタ、１
０５……送信シフタ、１０６……フラグ検出回
路、１０７……DA比較回路、１０８……フラグ
作成回路、１０９……SA比較回路、１１０……
LA初期設定回路、１１１……LA作成回路、３１
０……高速データ送受信回路、３１１……高速受
信バツフアメモリ、３１２……高速送信バツフア
メモリ、３１３……低速データ受信回路、３１４
……低速データ送信回路、３１５……高速受信バ
ツフアメモリ監視回路、４１０……低速データ送
受信回路、４１１……端末受信制御回路、４１２
……低速受信メモリ、４１３……低速送信メモ
リ、４１４……端末送信制御回路、５００……バ
ス、６１０……低速バツフア有無表示回路。
は従来技術におけるノードのブロツク図、第３図
は本発明の一実施例のノードのブロツク図第４図
は従来技術における網輻輳制御方式フロー図、第
５図は本発明の一実施例における網輻輳制御方式
フロー図である。 ０１……データ、０２……フラグ、０３……送
信側コード番号、０４……送信側低速データ送受
信回路番号、０５……受信側ノード番号、０６…
…受信側低速データ送受信回路番号、０７……コ
ントロールフイールド、０８……情報部、０９…
…FCS部、１０……応答部、１００……ノード、
１０１……復調回路、１０２……変調回路、１０
３……送受切替回路、１０４……受信シフタ、１
０５……送信シフタ、１０６……フラグ検出回
路、１０７……DA比較回路、１０８……フラグ
作成回路、１０９……SA比較回路、１１０……
LA初期設定回路、１１１……LA作成回路、３１
０……高速データ送受信回路、３１１……高速受
信バツフアメモリ、３１２……高速送信バツフア
メモリ、３１３……低速データ受信回路、３１４
……低速データ送信回路、３１５……高速受信バ
ツフアメモリ監視回路、４１０……低速データ送
受信回路、４１１……端末受信制御回路、４１２
……低速受信メモリ、４１３……低速送信メモ
リ、４１４……端末送信制御回路、５００……バ
ス、６１０……低速バツフア有無表示回路。
Claims (1)
- １ 高速データ伝送路と該高速データ伝送路に接
続される複数台のノードから構成される高速デー
タ交換網において、各ノードは高速データ伝送路
との通信制御を行う高速データ送受信回路と、ノ
ード収容下の端末との通信制御を行う低速データ
送受信回路より構成され、高速データ送受信回路
は、高速データ伝送路との通信速度と低速データ
送受信回路の処理速度の整合をとるための高速バ
ツフアメモリを有し、低速データ送受信回路は該
低速データ送受信回路に接続された端末との通信
に必要な低速メモリを有し、低速受信メモリには
低速受信メモリが輻輳状態であるか否かを表示す
るバツフア有無表示回路が接続され、高速受信バ
ツフアメモリは常時該低速バツフア有無表示回路
を監視することにより、該低速受信メモリの輻輳
状態発生を瞬時に検出し、低速データ送受信回路
の処理を必要とせず、高速データ送受信回路のみ
で、高速伝送路を介して、通信相手ノードに該低
速メモリ輻輳状態発生通知を行うことを特徴とす
る網輻輳制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102144A JPS58220540A (ja) | 1982-06-16 | 1982-06-16 | 網輻輳制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102144A JPS58220540A (ja) | 1982-06-16 | 1982-06-16 | 網輻輳制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58220540A JPS58220540A (ja) | 1983-12-22 |
| JPH0378018B2 true JPH0378018B2 (ja) | 1991-12-12 |
Family
ID=14319552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57102144A Granted JPS58220540A (ja) | 1982-06-16 | 1982-06-16 | 網輻輳制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58220540A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0630513B2 (ja) * | 1987-03-27 | 1994-04-20 | 横河電機株式会社 | デ−タ伝送バツフア回路 |
| CN112651208A (zh) * | 2020-12-30 | 2021-04-13 | 杭州加速科技有限公司 | 一种fpga芯片内各模块之间的布线拥塞优化方法 |
-
1982
- 1982-06-16 JP JP57102144A patent/JPS58220540A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58220540A (ja) | 1983-12-22 |
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