JPH0354428Y2 - - Google Patents
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- Publication number
- JPH0354428Y2 JPH0354428Y2 JP13440586U JP13440586U JPH0354428Y2 JP H0354428 Y2 JPH0354428 Y2 JP H0354428Y2 JP 13440586 U JP13440586 U JP 13440586U JP 13440586 U JP13440586 U JP 13440586U JP H0354428 Y2 JPH0354428 Y2 JP H0354428Y2
- Authority
- JP
- Japan
- Prior art keywords
- fet
- capacitor
- resistor
- metal island
- fets
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 239000003990 capacitor Substances 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 29
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Microwave Amplifiers (AREA)
- Amplifiers (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
この考案は通信およびレーダ等に用いられるモ
ノリシツク広帯域増幅器のうち、単一電源で動作
する分布型増幅器に関するものである。
ノリシツク広帯域増幅器のうち、単一電源で動作
する分布型増幅器に関するものである。
第３図はFETを単一電源で動作させるための
バイアス回路の等価回路である。
バイアス回路の等価回路である。
図中、１はFET、２はゲート端子、３はドレ
イン端子、４はソース端子、５は抵抗、６はキヤ
パシタである。このバイアス回路は抵抗５とキヤ
パシタ６との並列回路で構成され、FET１のソ
ース端子４に接続されている。このように構成さ
れているため、ドレイン端子３に電圧を印加すれ
ばドレイン端子３からソース端子４へ向つて流れ
る電流の効果により、抵抗５の両端には電位差が
生じる。この電位差によりゲート端子２には所望
の電圧が印加される。キヤパシタ６はマイクロ波
的にソース端子４を接地するためのものである。
また、ゲート端子２は直流的に接地されている
が、図中では省略している。
イン端子、４はソース端子、５は抵抗、６はキヤ
パシタである。このバイアス回路は抵抗５とキヤ
パシタ６との並列回路で構成され、FET１のソ
ース端子４に接続されている。このように構成さ
れているため、ドレイン端子３に電圧を印加すれ
ばドレイン端子３からソース端子４へ向つて流れ
る電流の効果により、抵抗５の両端には電位差が
生じる。この電位差によりゲート端子２には所望
の電圧が印加される。キヤパシタ６はマイクロ波
的にソース端子４を接地するためのものである。
また、ゲート端子２は直流的に接地されている
が、図中では省略している。
第４図は第３図の等価回路を実現するための従
来の回路構成例であり、例えば特開昭57−68055
号に示されたものである。この図において、７は
キヤリア、８は金属ワイヤである。チツプ状の
FET１の一端にはチツプ状の平行平板形のキヤ
パシタ６が配列されており、他端にはチツプ状の
抵抗５とキヤパシタ６が配列されている。これら
のFET１、抵抗５およびキヤパシタ６はほぼ一
直線上にキヤリア７の上に装着されており、
FET１の一方のソース端子４のキヤパシタ６に、
他のソース端子４はキヤパシタ６と抵抗５とキヤ
リア７にそれぞれ金属ワイヤ８で接続されてい
る。キヤリア７は金属でできており、直流および
マイクロ波的に接地されている。また、第３図の
等価回路ではソース端子４にキヤパシタ６が１個
接続されているのに対し、第４図では容量が半分
の２個のキヤパシタ６で置き換えて実現してい
る。
来の回路構成例であり、例えば特開昭57−68055
号に示されたものである。この図において、７は
キヤリア、８は金属ワイヤである。チツプ状の
FET１の一端にはチツプ状の平行平板形のキヤ
パシタ６が配列されており、他端にはチツプ状の
抵抗５とキヤパシタ６が配列されている。これら
のFET１、抵抗５およびキヤパシタ６はほぼ一
直線上にキヤリア７の上に装着されており、
FET１の一方のソース端子４のキヤパシタ６に、
他のソース端子４はキヤパシタ６と抵抗５とキヤ
リア７にそれぞれ金属ワイヤ８で接続されてい
る。キヤリア７は金属でできており、直流および
マイクロ波的に接地されている。また、第３図の
等価回路ではソース端子４にキヤパシタ６が１個
接続されているのに対し、第４図では容量が半分
の２個のキヤパシタ６で置き換えて実現してい
る。
第５図は複数個のFET１を用いて構成される
分布型増幅器の基本的な等価回路である。この図
において、９，１０，１１は分布定数線路、１２
は終端抵抗である。この増幅器は３個のFET１
と各FET１のゲート端子２間を接続する分布定
数線路９およびドレイン端子３間を接続する分布
定数線路１０，１１で構成されている。また、単
一電源での動作を可能にするために、各FET１
のソース端子４には抵抗５とキヤパシタ６とがそ
れぞれ接続されている。なお、この図では３個の
FET１を用いた場合について示し、直流阻止キ
ヤパシタ等は省略している。
分布型増幅器の基本的な等価回路である。この図
において、９，１０，１１は分布定数線路、１２
は終端抵抗である。この増幅器は３個のFET１
と各FET１のゲート端子２間を接続する分布定
数線路９およびドレイン端子３間を接続する分布
定数線路１０，１１で構成されている。また、単
一電源での動作を可能にするために、各FET１
のソース端子４には抵抗５とキヤパシタ６とがそ
れぞれ接続されている。なお、この図では３個の
FET１を用いた場合について示し、直流阻止キ
ヤパシタ等は省略している。
第６図は第４図のようにバイアス回路を構成す
る抵抗５とキヤパシタ６をFET１とほぼ一直線
上に配置する従来の回路構成を用いて構成した場
合の分布型増幅器の構成例である。この図では説
明を簡単にするために隣接した２個のFET１近
傍の回路構成のみ示しているが、他のFET１近
傍の回路構成も同様である。また、第４図ではチ
ツプ状のFET１、抵抗５およびキヤパシタ６を
用いた場合について示しているが、このようなチ
ツプ状のものを用いて分布型増幅器を実現するの
がむずかしいため、ここではモノリシツク集積回
路により実現した場合について示す。
る抵抗５とキヤパシタ６をFET１とほぼ一直線
上に配置する従来の回路構成を用いて構成した場
合の分布型増幅器の構成例である。この図では説
明を簡単にするために隣接した２個のFET１近
傍の回路構成のみ示しているが、他のFET１近
傍の回路構成も同様である。また、第４図ではチ
ツプ状のFET１、抵抗５およびキヤパシタ６を
用いた場合について示しているが、このようなチ
ツプ状のものを用いて分布型増幅器を実現するの
がむずかしいため、ここではモノリシツク集積回
路により実現した場合について示す。
第６図において、１３はバイアホール、１４は
金属島である。隣接して配置した２個のFET１，
１の間には金属島１４が設けられており、金属島
１４のほぼ中央部に設けられたバイアホール１３
で接地されている。キヤパシタ６は金属島１４上
に形成されておりFET１のソース端子４はキヤ
パシタ６、金属島１４、バイアホール１３を介し
てマイクロ波的に接地されている。また、ソース
端子４の片側は抵抗５を介して直流的に接地され
ている。ソース端子４とキヤパシタ６、キヤパシ
タ６と抵抗５間はエアブリツジ等により接続され
ている。キヤパシタ６の構造は平行平板形キヤパ
シタとなつており、抵抗５はエピタキシヤル抵抗
等で形成されている。このようなFET１、抵抗
５、キヤパシタ６、金属島１４および分布定数線
路９，１０等は１個の半導体基板上にモノリシツ
ク集積回路により一体形成されている。
金属島である。隣接して配置した２個のFET１，
１の間には金属島１４が設けられており、金属島
１４のほぼ中央部に設けられたバイアホール１３
で接地されている。キヤパシタ６は金属島１４上
に形成されておりFET１のソース端子４はキヤ
パシタ６、金属島１４、バイアホール１３を介し
てマイクロ波的に接地されている。また、ソース
端子４の片側は抵抗５を介して直流的に接地され
ている。ソース端子４とキヤパシタ６、キヤパシ
タ６と抵抗５間はエアブリツジ等により接続され
ている。キヤパシタ６の構造は平行平板形キヤパ
シタとなつており、抵抗５はエピタキシヤル抵抗
等で形成されている。このようなFET１、抵抗
５、キヤパシタ６、金属島１４および分布定数線
路９，１０等は１個の半導体基板上にモノリシツ
ク集積回路により一体形成されている。
このような構成からなる従来のバイアス回路を
適用した分布型増幅器は多数のFET１、キヤパ
シタ６、抵抗５等をほぼ直線上に並べて配置する
ため、分布型増幅器の横幅が増大し、半導体基板
が割れやすくなる問題点があつた。また、FET
１間の距離が所望の分布定数線路９長より長くな
つてしまい、実現できなくなつてしまう問題点も
あつた。
適用した分布型増幅器は多数のFET１、キヤパ
シタ６、抵抗５等をほぼ直線上に並べて配置する
ため、分布型増幅器の横幅が増大し、半導体基板
が割れやすくなる問題点があつた。また、FET
１間の距離が所望の分布定数線路９長より長くな
つてしまい、実現できなくなつてしまう問題点も
あつた。
この考案は上記のような問題点を解決するため
になされたもので、隣接したFET１の距離を短
くするとともに、半導体基板の横幅を短くできる
分布型増幅器を得ることを目的とする。
になされたもので、隣接したFET１の距離を短
くするとともに、半導体基板の横幅を短くできる
分布型増幅器を得ることを目的とする。
この考案に係わる分布型増幅器は複数個の
FETを並列に直線上に並べて配置し、互いに隣
接したFETの間には金属島を設け、その金属島
上には隣接したそれぞれのFETのソース端子に
装荷するキヤパシタを形成し、かつ、FETの配
列方向と垂直をなす側の金属島の一端をバイアホ
ールで接地するとともにそれぞれのFETのソー
ス端子に装荷するキヤパシタを分離するように金
属島にはスリツトを設けて、しかも金属島の他端
にはFETのソース端子に装荷する抵抗を設けた
ものである。
FETを並列に直線上に並べて配置し、互いに隣
接したFETの間には金属島を設け、その金属島
上には隣接したそれぞれのFETのソース端子に
装荷するキヤパシタを形成し、かつ、FETの配
列方向と垂直をなす側の金属島の一端をバイアホ
ールで接地するとともにそれぞれのFETのソー
ス端子に装荷するキヤパシタを分離するように金
属島にはスリツトを設けて、しかも金属島の他端
にはFETのソース端子に装荷する抵抗を設けた
ものである。
この考案における分布型増幅器は抵抗、キヤパ
シタ、バイアホールをFETに平行になるように
配置することにより、FET間の距離を短くでき
るため、分布型増幅器を形成する半導体基板の横
幅を短くできる。
シタ、バイアホールをFETに平行になるように
配置することにより、FET間の距離を短くでき
るため、分布型増幅器を形成する半導体基板の横
幅を短くできる。
以下、この考案の一実施例を図について説明す
る。第１図はこの考案の分布型増幅器の構成を示
す図であり、説明を簡単にするために、隣接した
２個のFET１，１近傍の回路構成のみ示してい
るが、他のFET１近傍の回路構成も同様である。
る。第１図はこの考案の分布型増幅器の構成を示
す図であり、説明を簡単にするために、隣接した
２個のFET１，１近傍の回路構成のみ示してい
るが、他のFET１近傍の回路構成も同様である。
２個のFET１，１の間には金属島１４が設け
られており、その金属島１４上にはそれぞれの
FET１，１のソース端子４にエアブリツジ等で
接続された２個のキヤパシタ６，６が設けられて
いる。金属島１４の下側の一端、即ちFET１の
配列方向と垂直な側の一端はバイアホール１３で
接地されており、この反対側の他端からは２個の
キヤパシタ６，６をマイクロ波的に分離するよう
に金属島１４上にはFET１にほぼ平行にスリツ
ト１５が設けられている。
られており、その金属島１４上にはそれぞれの
FET１，１のソース端子４にエアブリツジ等で
接続された２個のキヤパシタ６，６が設けられて
いる。金属島１４の下側の一端、即ちFET１の
配列方向と垂直な側の一端はバイアホール１３で
接地されており、この反対側の他端からは２個の
キヤパシタ６，６をマイクロ波的に分離するよう
に金属島１４上にはFET１にほぼ平行にスリツ
ト１５が設けられている。
また、このスリツト１５で分離された右側の金
属島１４のゲート端子２側の端には抵抗５の一端
が接続されており、抵抗５の他端は右側のFET
１のソース端子４に接続されている。
属島１４のゲート端子２側の端には抵抗５の一端
が接続されており、抵抗５の他端は右側のFET
１のソース端子４に接続されている。
このように構成された分布型増幅器では抵抗
５、キヤパシタ６、バイアホール１３を縦方向に
並べて配置するため、FET１間の距離はほぼキ
ヤパシタ６の横幅の２個分で済む。このように配
置しても第６図に示すような抵抗５、キヤパシタ
６、バイアホール１３を横方向に並べて配置した
ものと等価回路的には同じものであり、モノリシ
ツク集積回路で容易に半導体基板に形成できる回
路構成である。
５、キヤパシタ６、バイアホール１３を縦方向に
並べて配置するため、FET１間の距離はほぼキ
ヤパシタ６の横幅の２個分で済む。このように配
置しても第６図に示すような抵抗５、キヤパシタ
６、バイアホール１３を横方向に並べて配置した
ものと等価回路的には同じものであり、モノリシ
ツク集積回路で容易に半導体基板に形成できる回
路構成である。
また、スリツト１５で２個のキヤパシタ６を分
離することにより、金属島１４に存在する寄生イ
ンダクタンスの影響による隣接したFET１間の
マイクロ波の相互干渉を防いでいる。
離することにより、金属島１４に存在する寄生イ
ンダクタンスの影響による隣接したFET１間の
マイクロ波の相互干渉を防いでいる。
なお、上記実施例ではFET１の片側のソース
端子４にのみ抵抗５を接続した場合について示し
ていたが、第２図に示すように両側のソース端子
４に抵抗５を接続したものであつても良い。この
場合、片側ソース端子４に接続する抵抗５の値の
２倍の値のものが必要となる。
端子４にのみ抵抗５を接続した場合について示し
ていたが、第２図に示すように両側のソース端子
４に抵抗５を接続したものであつても良い。この
場合、片側ソース端子４に接続する抵抗５の値の
２倍の値のものが必要となる。
〔考案の効果〕
以上のように、この考案によれば単一電源での
動作を可能にするためにFETのソース端子に装
荷する抵抗とキヤパシタおよびこれを接地するた
めのバイアホールをFET配列方向と垂直方向に
並べて配置しているので、互いに隣接したFET
間の距離きキヤパシタの横幅の２倍の長さで済
む。このため多数のFETを並列に並べて用いる
分布型増幅器を形成するのに必要な半導体基板の
横幅を短くでき、横幅の増大による半導体基板の
破損を防ぐことができる。また、隣接したFET
のゲート端子、ドレイン端子間を所望の長さの分
布定数線路で容易に接続することもできる。
動作を可能にするためにFETのソース端子に装
荷する抵抗とキヤパシタおよびこれを接地するた
めのバイアホールをFET配列方向と垂直方向に
並べて配置しているので、互いに隣接したFET
間の距離きキヤパシタの横幅の２倍の長さで済
む。このため多数のFETを並列に並べて用いる
分布型増幅器を形成するのに必要な半導体基板の
横幅を短くでき、横幅の増大による半導体基板の
破損を防ぐことができる。また、隣接したFET
のゲート端子、ドレイン端子間を所望の長さの分
布定数線路で容易に接続することもできる。
第１図はこの考案の一実施例による分布型増幅
器のFET近傍の回路構成を示す平面図、第２図
はこの考案の他の実施例のFET近傍の回路構成
を示す平面図、第３図は単一電源での動作を可能
にするためのバイアス回路の等価回路図、第４図
はバイアス回路の従来の構成例を示す斜視図、第
５図は複数個のFETを用いて構成される分布型
増幅器の等価回路図、第６図は従来の分布型増幅
器のFET近傍を示す平面図である。 図中１はFET、２はゲート端子、３はドレイ
ン端子、４はソース端子、５は抵抗、６はキヤパ
シタ、７はキヤリア、８は金属ワイヤ、９，１
０，１１は分布定数線路、１２は終端抵抗、１３
はバイアホール、１４は金属島、１５はスリツト
である。なお、図中、同一符号は同一、又は相当
部分を示す。
器のFET近傍の回路構成を示す平面図、第２図
はこの考案の他の実施例のFET近傍の回路構成
を示す平面図、第３図は単一電源での動作を可能
にするためのバイアス回路の等価回路図、第４図
はバイアス回路の従来の構成例を示す斜視図、第
５図は複数個のFETを用いて構成される分布型
増幅器の等価回路図、第６図は従来の分布型増幅
器のFET近傍を示す平面図である。 図中１はFET、２はゲート端子、３はドレイ
ン端子、４はソース端子、５は抵抗、６はキヤパ
シタ、７はキヤリア、８は金属ワイヤ、９，１
０，１１は分布定数線路、１２は終端抵抗、１３
はバイアホール、１４は金属島、１５はスリツト
である。なお、図中、同一符号は同一、又は相当
部分を示す。
Claims (1)
- 半導体基板上にモノリシツク集積回路で形成し
た分布型増幅器において複数個のFETと複数個
の四角形の金属島とを交互にほぼ直線上に並列配
置し、この金属島上には隣接したそれぞれの上記
FETのソース端子に接続されるキヤパシタが形
成されるとともに、上記FET配列方向と平行な
金属島の一端に設けられたバイアホールと上記キ
ヤパシタをはさんでこのバイアホールと反対側の
金属島の他端に設けられた上記FETのソース端
子に接続される抵抗と、上記金属島の他端側から
２個の上記キヤパシタの間に設けられたスリツト
とからなることを特徴とする分布型増幅器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13440586U JPH0354428Y2 (ja) | 1986-09-01 | 1986-09-01 | |
| DE19873726743 DE3726743A1 (de) | 1986-09-01 | 1987-08-07 | Fet-kettenverstaerker |
| DE19873744782 DE3744782C2 (de) | 1986-09-01 | 1987-08-07 | Betriebsspannungszuf}hrungsschaltung |
| FR8711373A FR2604574B1 (fr) | 1986-09-01 | 1987-08-10 | Amplificateur a transistors a effet de champ a constantes reparties et son alimentation de tension de polarisation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13440586U JPH0354428Y2 (ja) | 1986-09-01 | 1986-09-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6340016U JPS6340016U (ja) | 1988-03-15 |
| JPH0354428Y2 true JPH0354428Y2 (ja) | 1991-12-02 |
Family
ID=31035619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13440586U Expired JPH0354428Y2 (ja) | 1986-09-01 | 1986-09-01 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0354428Y2 (ja) |
-
1986
- 1986-09-01 JP JP13440586U patent/JPH0354428Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6340016U (ja) | 1988-03-15 |
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