JPH0348174A - ピーク検波回路 - Google Patents
ピーク検波回路Info
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- JPH0348174A JPH0348174A JP1183980A JP18398089A JPH0348174A JP H0348174 A JPH0348174 A JP H0348174A JP 1183980 A JP1183980 A JP 1183980A JP 18398089 A JP18398089 A JP 18398089A JP H0348174 A JPH0348174 A JP H0348174A
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- Japan
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- current
- transistor
- circuit
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- capacitor
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- 238000001514 detection method Methods 0.000 title claims abstract description 28
- 239000003990 capacitor Substances 0.000 claims abstract description 16
- 230000003321 amplification Effects 0.000 abstract description 5
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Measurement Of Current Or Voltage (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は、放電特性が良好なピーク検波回路に関するも
ので、特に家庭用VTRのDOC(ドロップアウト補償
)回路に用いて好適なピーク検波回路に関する。
ので、特に家庭用VTRのDOC(ドロップアウト補償
)回路に用いて好適なピーク検波回路に関する。
(ロ)従来の技術
VTRのDOC回路において、該DOC回路が長時間(
例えば20H以上)働くと、画面がむしろ見苦しくなる
為、ノイズバー期間などでDOC回路が長時間、動作す
るのを制限しているものが提案されている。第2図は、
その様なりOC回路に用いるドロップアウト検出回路を
示すもので、入力端子(1)に第3図(イ)の如き再生
FM信号が印加されると、エンベロープ検波回路(2)
の出力には第3図(ロ)の信号が得られる。第3図(ロ
)の信号は、フンパレータ(3)の負入力端子(−)に
印加されるとともに、ピーク検波回路〈4)に印加され
、ピーク検波が行なわれる。前記ピーク検波回路(4)
のピーク検波出力が、第3図(ハ)の如くなると、フン
パレータ(3)の出力端には第3図(ニ)の信号が得ら
れ、該信号がドロップアウト検出パルスとなる。ここで
、前記ピーク検波回路(4〉の放電電流を小さく設定す
れば、第3図(ハ〉の信号の傾きは、点線の如くなりド
ロップアウト検出パルスとしては、第3図(*)の如き
ものが得られる。
例えば20H以上)働くと、画面がむしろ見苦しくなる
為、ノイズバー期間などでDOC回路が長時間、動作す
るのを制限しているものが提案されている。第2図は、
その様なりOC回路に用いるドロップアウト検出回路を
示すもので、入力端子(1)に第3図(イ)の如き再生
FM信号が印加されると、エンベロープ検波回路(2)
の出力には第3図(ロ)の信号が得られる。第3図(ロ
)の信号は、フンパレータ(3)の負入力端子(−)に
印加されるとともに、ピーク検波回路〈4)に印加され
、ピーク検波が行なわれる。前記ピーク検波回路(4)
のピーク検波出力が、第3図(ハ)の如くなると、フン
パレータ(3)の出力端には第3図(ニ)の信号が得ら
れ、該信号がドロップアウト検出パルスとなる。ここで
、前記ピーク検波回路(4〉の放電電流を小さく設定す
れば、第3図(ハ〉の信号の傾きは、点線の如くなりド
ロップアウト検出パルスとしては、第3図(*)の如き
ものが得られる。
従って、第2図の回路に依れば、ピーク検波回路(4)
の放電電流を変えることでDOC回路の動作時間を設定
することが出来る。
の放電電流を変えることでDOC回路の動作時間を設定
することが出来る。
(ハ)発明が解決しようとする課題
さて、第2図のピーク検波回路(4)は、第4図の如き
構成のものが考えられる。第4図において、入力端子〈
5)に被検波信号が印加されると、該信号に応じてコン
デンサ(6)の充電が行なわれ、充電電圧が出力トラン
ジスタ(7)を介して出力端子(8)に導出される。前
記コンデンサ(6)の放電電流は、出力トランジスタ(
7)のベースに流れるので、前記出力トランジスタ(7
)のベース電流によって、時定数を変えることが出来る
。従って、第4図の回路を用いれば、ドロップアウト検
出パルスのパルス幅を可変出来る。
構成のものが考えられる。第4図において、入力端子〈
5)に被検波信号が印加されると、該信号に応じてコン
デンサ(6)の充電が行なわれ、充電電圧が出力トラン
ジスタ(7)を介して出力端子(8)に導出される。前
記コンデンサ(6)の放電電流は、出力トランジスタ(
7)のベースに流れるので、前記出力トランジスタ(7
)のベース電流によって、時定数を変えることが出来る
。従って、第4図の回路を用いれば、ドロップアウト検
出パルスのパルス幅を可変出来る。
ところで、一般にトランジスタのhfe (電流増幅率
)は、製造工程などに起因してバラツキを持つが、特に
IC化した場合などはそれが顕著であり、倍以上変動す
る場合がある。第4図において、出力トランジスタ(7
)のhfeが変動すると、それに応じてベース電流の値
が変動してしまい、放電時間が変動してしまうという問
題がある。
)は、製造工程などに起因してバラツキを持つが、特に
IC化した場合などはそれが顕著であり、倍以上変動す
る場合がある。第4図において、出力トランジスタ(7
)のhfeが変動すると、それに応じてベース電流の値
が変動してしまい、放電時間が変動してしまうという問
題がある。
(ニ)課題を解決するための手段
本発明は、上述の点に鑑み成されたもので、ピーク検波
電流が供給されるコンデンサと、該コンデンサの放電電
流がベースに供給される第1トランジスタと、定電流源
からの定電流がベースに供給される第2トランジスタと
、入力が前記第2トランジスタのコレクタに接続され、
出力が前記第1トランジスタのエミッタに接続された電
流ミラー回路と、から成り、前記第1トランジスタのエ
ミッタよりピーク検波出力を得るようにしたことを特徴
とする。
電流が供給されるコンデンサと、該コンデンサの放電電
流がベースに供給される第1トランジスタと、定電流源
からの定電流がベースに供給される第2トランジスタと
、入力が前記第2トランジスタのコレクタに接続され、
出力が前記第1トランジスタのエミッタに接続された電
流ミラー回路と、から成り、前記第1トランジスタのエ
ミッタよりピーク検波出力を得るようにしたことを特徴
とする。
(ホ)作用
本発明に依れば、コンデンサの放電X流がベースに供給
される第1トランジスタに流れる電流を該第1トランジ
スタの電流増幅率の変動に応じて変化させているので、
前記第1トランジスタのベース電流を常に一定にするこ
とが出来る。その為、ピーク検波電流が供給されるコン
デンサの放電電流を一定にすることが出来る。
される第1トランジスタに流れる電流を該第1トランジ
スタの電流増幅率の変動に応じて変化させているので、
前記第1トランジスタのベース電流を常に一定にするこ
とが出来る。その為、ピーク検波電流が供給されるコン
デンサの放電電流を一定にすることが出来る。
(へ)実施例
第1図は、本発明の一実施例を示す回路図で、(9)は
入力端子(10〉からの被検波信号が印加される検波用
トランジスタ、(11)は検波用のコンデンサ、(12
)は前記コンデンサ(11)の放電電流がベースに印加
跡れる第1トランジスタ、(13)は検波信号が得られ
る出力端子、(14)は電流ミラー回路で構成される定
電流源、(15)は前記定電流源(14)からの電流が
ベースに供給される第2トランジスタ、(16)は入力
が前記第2トランジスタ(15)のコレクタに接続され
、入力側と出力側の電流比が10:1に設定される第1
電流ミラー回路、及び(■)は入力が前記第1電流ミラ
ー回路(16)の出力に接続されると共に、出力が前記
第1トランジスタ(12)のエミッタに接続され、入力
側と出力側の電流比が10:1に設定される第2電流ミ
ラー回路である。
入力端子(10〉からの被検波信号が印加される検波用
トランジスタ、(11)は検波用のコンデンサ、(12
)は前記コンデンサ(11)の放電電流がベースに印加
跡れる第1トランジスタ、(13)は検波信号が得られ
る出力端子、(14)は電流ミラー回路で構成される定
電流源、(15)は前記定電流源(14)からの電流が
ベースに供給される第2トランジスタ、(16)は入力
が前記第2トランジスタ(15)のコレクタに接続され
、入力側と出力側の電流比が10:1に設定される第1
電流ミラー回路、及び(■)は入力が前記第1電流ミラ
ー回路(16)の出力に接続されると共に、出力が前記
第1トランジスタ(12)のエミッタに接続され、入力
側と出力側の電流比が10:1に設定される第2電流ミ
ラー回路である。
次に動作を説明する。定電流源(14)のトランジスタ
(18)に流れる電流を1001.に設定したとすると
、該電流100Iaと等しい電流がトランジスタ(19
)に流れ第2トランジスタ(15)のベースに供給され
る。すると、前記第2トランジスタ〈15)のコレクタ
電流は100hfeI mlなり、該コレクタ電流は第
1電流ミラー回路(坏)で反転されて10hfeI、と
なり第2電流ミラー回路(17)の入力に供給される。
(18)に流れる電流を1001.に設定したとすると
、該電流100Iaと等しい電流がトランジスタ(19
)に流れ第2トランジスタ(15)のベースに供給され
る。すると、前記第2トランジスタ〈15)のコレクタ
電流は100hfeI mlなり、該コレクタ電流は第
1電流ミラー回路(坏)で反転されて10hfeI、と
なり第2電流ミラー回路(17)の入力に供給される。
ここでも、前記10hfeIaの電流は、反転されてh
feImとなり該電流hfel5が出力に流れる。この
時の、第1トランジスタ(12)のベース電流は、第1
トランジスタ(12)のエミッタ電流(hfe I s
)を第1トランジスタ(12)のhfeで割った値であ
るから1.となる。
feImとなり該電流hfel5が出力に流れる。この
時の、第1トランジスタ(12)のベース電流は、第1
トランジスタ(12)のエミッタ電流(hfe I s
)を第1トランジスタ(12)のhfeで割った値であ
るから1.となる。
従って、第1トランジスタ(12)のベース電流は、ト
ランジスタのhfeの影響を受けなくなり、定電流源(
14)の電流値に応じて定めることが出来る、これは、
第1トランジスタ(12)のhfeの変動率と等しい変
動率を有する第2トランジスタの出力電流を前記第1ト
ランジスタ(12)のエミッタ電流とすることで、第1
トランジスタ(12)のhfeが変動しても、そのエミ
ッタ電流が同じ方向に変化しベース電流を一定値にする
ことが可能となる。
ランジスタのhfeの影響を受けなくなり、定電流源(
14)の電流値に応じて定めることが出来る、これは、
第1トランジスタ(12)のhfeの変動率と等しい変
動率を有する第2トランジスタの出力電流を前記第1ト
ランジスタ(12)のエミッタ電流とすることで、第1
トランジスタ(12)のhfeが変動しても、そのエミ
ッタ電流が同じ方向に変化しベース電流を一定値にする
ことが可能となる。
一般にIC化に際して、同一のチップ内に形成されるト
ランジスタは、hfeの変動率がほぼ等しくなる。その
為、第1図の回路はIC化に特に好適である。
ランジスタは、hfeの変動率がほぼ等しくなる。その
為、第1図の回路はIC化に特に好適である。
次に第1図の回路をDOC回路に適用する場合について
説明する。DOC回路では最長の動作時間が20H(H
は1水平周期)程度に設定されているので、時間に直し
て約1 、27 m5ecである。
説明する。DOC回路では最長の動作時間が20H(H
は1水平周期)程度に設定されているので、時間に直し
て約1 、27 m5ecである。
第1図において、IC化を考慮して出力端子(13)の
最大電圧を2〔V〕、コンデンサ(11)の容量をs
OP(F )とすると放電電流工はI = CV/T=
50X10−目x2/1.27X10−” : 80
nAとなる。これを、第1図の回路で実現するには定′
WL流源(14)に流れる電流を8μ[A)に設定すれ
ば良い。
最大電圧を2〔V〕、コンデンサ(11)の容量をs
OP(F )とすると放電電流工はI = CV/T=
50X10−目x2/1.27X10−” : 80
nAとなる。これを、第1図の回路で実現するには定′
WL流源(14)に流れる電流を8μ[A)に設定すれ
ば良い。
(ト)発明の効果
以上、述べた如く本発明に依れは、充電されたコンデン
サの放電電流としてトランジスタのベース電流を利用す
るのに際し、該ベース電流の値を前記トランジスタのh
feの変動に拘わらず、一定にすることが出来る。その
為、本発明のピーク検波回路をVTR(7)DOC回路
に用いれば、該り。
サの放電電流としてトランジスタのベース電流を利用す
るのに際し、該ベース電流の値を前記トランジスタのh
feの変動に拘わらず、一定にすることが出来る。その
為、本発明のピーク検波回路をVTR(7)DOC回路
に用いれば、該り。
C回路をIC化しても最適なりOCの動作時間を設定す
ることが出来る。
ることが出来る。
第1図は、本発明の一実施例を示す回路図、第2図はD
OC回路を示す回路図、第3図(イ)乃至(ネ)は第2
図の説明に供する為の波形図、及び第4図は第2図のD
OC回路のピーク検波回路の具体例を示す回路図である
。 (12〉・・・第1トランジスタ、 (14)一定電流
源、(15〉・・・第2トランジスタ、 (16)・・
・第1電流ミラー回路、 (17)・・・第2電流ミラ
ー回路。
OC回路を示す回路図、第3図(イ)乃至(ネ)は第2
図の説明に供する為の波形図、及び第4図は第2図のD
OC回路のピーク検波回路の具体例を示す回路図である
。 (12〉・・・第1トランジスタ、 (14)一定電流
源、(15〉・・・第2トランジスタ、 (16)・・
・第1電流ミラー回路、 (17)・・・第2電流ミラ
ー回路。
Claims (2)
- (1)ピーク検波電流が供給されるコンデンサと、 該コンデンサの放電電流がベースに供給される第1トラ
ンジスタと、 定電流源からの定電流がベースに供給される第2トラン
ジスタと、 入力が前記第2トランジスタのコレクタに接続され、出
力が前記第1トランジスタのエミッタに接続された電流
ミラー回路と、 から成り、前記第1トランジスタのエミッタよりピーク
検波出力を得るようにしたことを特徴とするピーク検波
回路。 - (2)前記コンデンサ及び前記第1及び第2トランジス
タを同一の集積回路に内蔵することを特徴とする請求項
第1項記載のピーク検波回路。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1183980A JPH0769355B2 (ja) | 1989-07-17 | 1989-07-17 | ピーク検波回路 |
KR1019900007111A KR970011511B1 (ko) | 1989-05-19 | 1990-05-18 | 드롭 아웃 보상회로 |
EP90109498A EP0398372B1 (en) | 1989-05-19 | 1990-05-18 | Drop out compensation circuit |
CA002017179A CA2017179C (en) | 1989-05-19 | 1990-05-18 | Video signal drop out compensation circuit |
DE69021265T DE69021265T2 (de) | 1989-05-19 | 1990-05-18 | Schaltung zur Kompensation eines Aussetzfehlers. |
US08/000,569 US5317414A (en) | 1989-05-19 | 1993-01-04 | Drop out compensation circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1183980A JPH0769355B2 (ja) | 1989-07-17 | 1989-07-17 | ピーク検波回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0348174A true JPH0348174A (ja) | 1991-03-01 |
JPH0769355B2 JPH0769355B2 (ja) | 1995-07-26 |
Family
ID=16145207
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1183980A Expired - Lifetime JPH0769355B2 (ja) | 1989-05-19 | 1989-07-17 | ピーク検波回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0769355B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0582289A1 (en) * | 1992-08-04 | 1994-02-09 | Nec Corporation | Transistor circuit for holding peak/bottom level of signal |
-
1989
- 1989-07-17 JP JP1183980A patent/JPH0769355B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0582289A1 (en) * | 1992-08-04 | 1994-02-09 | Nec Corporation | Transistor circuit for holding peak/bottom level of signal |
Also Published As
Publication number | Publication date |
---|---|
JPH0769355B2 (ja) | 1995-07-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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