JPH0346322A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置の表面領域に形成されたコンタク
トホールの形成方法に関し、特に、異なる領域に形成さ
れた深さの異なる第１及び第２のコンタクトホールを同
時にしかも良好な形状で得ることのできる半導体装置の
製造方法に関する。

従来の技術及び発明が解決しようとする課題従来のコン
タクトホールの形成方法を第３図に示す、第３図に示す
ように、半導体基板３０１上に第１の導電領域３０２及
び第２の導電領域３０３が形成されていて、これらの導
電領域を覆って眉間膜３０４が形成されている。眉間膜
３０４は第１の導電領域３０２上では薄く、第２の導電
領域３０３上では厚い為に第３図に示すように第１のコ
ンタクトホール３Ａは第２のコンタクトホール３Ｂより
も浅く形成される。このような深さの異なる第１及び第
２のコンタクトホールを同時に開孔する際、しがちそれ
ぞれのコンタクトホールに接続すべき配線層がカバレッ
ジよく形成されるようにサイドエツチングの入るような
ＲＩＥ　　（反応性イオンエツチング〉を行う場合には
層間膜の厚い第２のコンタクトホール３Ｂが完全に開孔
するまでエツチングする必要がある。この場合第２のコ
ンタクトホール３Ｂを完全に開孔する為に第２のコンタ
クトホール３Ｂに対して２０〜３０％のオーバエツチン
グを行うことになるが、この間、第１のコンタクトホー
ル３Ａに対してはかなりのオーバエツチングがなされる
ことになり、このとき第１のコンタクトホール３Ａには
大きなダメージが与えられることになる。

その上、第１の導電領域３０２が例えば、ゲートポリシ
リやエミッタポリシリの電極であった場合にはオーバエ
ツチングされることによって膜減りが生じる。このこと
はｈｐｔの低下など特性にも影響を及ぼすこととなる。

更に第１のコンタクトホール３Ａが多大なオーバエツチ
ングにさらされている間にサイドエツチングがすすみ所
望の寸法よりもコンタクトホールの寸法が大きく広がっ
てしまうという不都合が起こる。

本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記課題
を解決することを可能とした半導体装置の新規な製造方
法を提供することにある。

発明の従来技術に対する相違点 上述した従来の、製造方法に対し、本発明は、深さの異
なるコンタクトホールを同時にしかもダメージやマスク
寸法からの広がりを起こすことなく形成できるという相
違点を有する。

課題を解決するための手段 前記目的を遠戚する為に、本発明に係る半導体装置の製
造方法の要旨は、浅い第１のコンタクトホールと深い第
２のコンタクトホールを同時に形成するにあたり、コン
タクトホールを形成すべき導電領域が形成されている半
導体基板の一主面にフォトレジスト膜にてコンタクトホ
ール形成の為の露光及び現像を行う工程と、前記フォト
レジスト膜にふつ化処理を施して硬化させる工程と、前
記フォトレジスト膜に生じたコンタクトホールを平坦に
、埋めるように第１の絶縁膜を形成する工程と、前記硬
化されたフォトレジスト膜を０２雰囲気中でプラズマ処
理しそれを除去する工程と、前記フォトレジスト膜を除
去した後の溝を第２の絶縁膜で平坦に埋める工程と、前
記第２の絶縁膜を残し第１の絶縁膜のみを除去する工程
とを備えて構成される。

実施例 次に本発明をその好ましい各実施例について図面を参照
しながら具体的に説明する。

第１図（ａ）〜（ｆ）は本発明による第１の実施例の工
程を示す縦断面図である。

第１図（ａ）〜（ｆ）を参照するに、第１図（ａ）に示
すように、シリコン基板１０１の一生表面上に第１の導
ｔ　ｆｉｒ　１１１１１０２と第２の導電領域１０３と
が形成されている。それぞれの導電領域に配線層を形成
する為に、第１及び第２の導電領域１０２．１０３に接
続するコンタクトホールを開孔することを考える。その
為に、先ず第１及び第２の導電領域１０２．１０３が形
成されているシリコン基板１０１の主表面に平坦にフォ
トレジスト膜１０４を塗布する。この膜厚は最終的に層
間膜になるので０．５−０．７μｍ程度で充分である。

そして、このフォトレジスト膜１０４にコンタクトホー
ル形成の為の露光、現像を行い、第１の導電領域１０２
及び第２の導電領域１０３に接続するようなフォトレジ
スト膜１０４によるコンタクトホール１０５．１０６を
形成する。ここで使うフォトレジスト膜１０４はポジ型
のものとし露光の際、故意に少しフォーカスをずらす（
デフォーカス〉かもしくは現像の後のレジストベーク（
焼きしめ〉の温度を底部のサイズが変わらないような範
囲（１２０−１５０”Ｃ）と多少高目に設定することに
よってたらす（角度をとる）がの手段を講じて、第１図
（ａ）のようなテーパをつけるものとする。更にぶつ化
ガス例えばＮＦ、を満たしたプラズマ中で処理すること
によって、フォトレジスト膜１０４の表面を硬化させる
。

次に、第１図（ｂ）に示すように、バイアススパッタリ
ング法によって酸化膜（以下これをスパッタ酸化膜と略
記する）１０７を全面に形成する。スパッタ酸化膜１０
７はバイアスを印加しながらスパッタリングすると初め
はコンタクトホール内側壁にスパッタリングされていく
が、徐々にコンタクトホール内が埋められある程度酸化
膜厚が厚くなればコンタクトホールの深さが違うものが
あっても表面は平坦になる０例えば第２の導電領域１０
３に接続する第２のコンタクトホール１０６（形成すべ
きコンタクトホールの中で一番深いもの）の深さが０．
６μｍであるとすれば、スパッタ酸化膜１０７はベタウ
ェハ上で０．８−１．０ｍｍ程度スパッタリングすれば
よい、またスパッタ酸化膜１０７は１００〜１５０℃前
後で形成することができフォトレジスト膜１０４が焦げ
たり、溶けたりするようなことはない。

続いてその後で第１図（Ｃ）のように、スパッタ酸化膜
１０７をエッチバックし、フォトレジスト膜１０４の表
面と平坦になるようにする。そして第１図（ａ）で硬化
したフォトレジスト膜１０４を酸素雰囲気のプラズマ中
で処理すると第１図（ｄ）のようにきれいに取り除くこ
とができる。こうすればスパッタ酸化膜１０７は逆テー
バのついた柱状に残されることになる。

更に第１図（ｅ）に示すように、ポリイミド膜１０８を
塗布しフォトレジスト膜１０４を取り除いてできた溝部
を埋め込み、柱状のスパッタ酸化膜１０７とポリイミド
ｗＪ、ｌＯ８との表面が平坦になるようにする。

ｆｉ後に、ぶつ酸などの酸系エツチング液を使って逆テ
ーバのついた柱状のスパッタ酸化膜１０７を除去すれば
よい、ポリイミド膜１０８はぶつ酸とは反応しないので
、第１図（ｆ）のように第１及び第２の導電領域共に所
望のテーパのついたコンタクトホールを得ることができ
る。後はポリイミド膜１０８を眉間膜とし配線層など必
要な工程を適宜つけ加えればよい。

第２図（ａ）〜（ｅ）は本発明による第２の実施例の工
程を示す断面図である。

次に第２の実施例を第２図（ａ）〜（ｅ）を参照しなが
ら説明する。

第２の実施例では、第１の実施例〈第１図（ａ））と同
様に、シリコン基板２０１の一生表面上に第１の導電領
域２０２と第２の導電領域２０３とが形成されているも
のとする。そしてそれぞれの導電領域に接続するコンタ
クトホールをフォトレジスト膜２０４で形成する。その
方法は上記第１の実施例と同様、露光の際にデフォーカ
スするかもしくはレジストベータの温度を１２０〜１５
０℃程度と高目に設定することによってテーパをつける
ものとする。それからぶつ化ガスによるプラズマ処理に
より、フォトレジスト膜２０４を硬化させておく。その
後、第２図（ａ）のように例えば光ＣＶＤ酸化膜２０５
のように低温（１５０℃前後〉で形成できる膜を約３０
００−４０００人全面に成長させる。このときのガスは
、５ＩＨ４／Ｎ２０などを用いると比較的カバレッジよ
く形成できる。

更に表面を平坦にする為に、塗布膜２０６を全面に形成
する。この塗布膜２０６の膜厚は光ＣＶＤ酸化膜２０５
のへこみを埋めればよいので、コンタクト径やフォトレ
ジスト膜２０４の膜厚によって異なるが、生サブストレ
ートに塗布したときに２０００−３０００人となる程度
の膜厚でほぼ足りると思われる。

次に、フォトレジスト膜２０４の表面と平坦になるよう
に光ＣＶＤ酸化膜２０５と、塗布膜２０６のエツチング
レートが等しくなるような条件でエッチバックする（第
２図（ｂ））。

この後の工程は上記第１の実施例とほぼ同じで酸素雰囲
気のプラズマ処理をしてフォトレジスト膜２０４を除去
し、光ＣＶＤ酸化膜＋塗布膜を柱状に残しく第２図（ｃ
）　）　、フォトレジスト膜２０４を除去した後にでき
た溝を、ポリイミド膜２０７で平坦に埋め（第２図（ｄ
）　）、　！後にぶつ酸により光ＣＶＤ酸化膜２０５＋
塗布膜２０６の柱を除去すれば（第２図（ｅ））よい、
　ｆ＆は、ポリイミド膜２０７を眉間膜とし配線層など
必要な工程を適宜つけ加えればよい。

発明の詳細 な説明したように、本発明によれば、逆テーバをもつ柱
状の酸化膜を使うことによって眉間膜の薄いところにも
眉間膜の厚いところにも同じようにテーバをつけたコン
タクトホールを形成することができる。テーバをつける
ことによって配線層例えばアルミニウムなどの段切れを
防ぐことができる。

また、本発明で述べた方法を使えば、コンタクトホール
形成時にＲＩＥ工程がないので導電領域にダメージを与
えることもないし、勿論、導電領域がゲートポリシリや
エミッタポリシリであっても膜減りするようなことはな
い、また層間膜の厚いところに深いコンタクトホールを
あける為に、浅いコンタクトホールに対するオーバエツ
チングが生じるということもないので、浅いコンタクト
ホール部にサイドエツチングが進んでしまい、所望のコ
ンタクト孔サイズよりも広がってしまうということもな
い、よって従来の方法よりも一段と優れた微細な加工が
可能となる。

それに加えて、最終的に層間膜となるポリイミド膜のベ
ーク温度はせいぜい４００℃前後であるので、既に形成
されている導電領域の特性を左右することもない。具体
的にいうと、例えば、層間膜にＢＰＳＧ膜やＰＳＧ　ｉ
を使用し、リフローが必要な場合には、８５０℃〜９０
０℃程度の熱処理を要するが、そのとき既に形成されて
いるソースやドレイン、エミッタなどの拡散層をせっか
く浅く形成しているにもかかわらずこの熱処理によって
深く拡散してしまうことになる。

しかしながら、本発明の方法を使えばそのような特性の
変動も抑えることができる。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明による第１の実施例を説
明する為の工程を示す縦断面図、第２図（ａ）〜（ｅ）
は本発明による第２の実施例を説明する為の工程を示す
縦断面図、第３図は従来法を説明する為の縦断面図であ
る。 １０１．２０１，３０１・・・半導体基板、１０２，２
０２，３０２・・・第１の導電領域、１０３，２０３，
３０３・・・第２の導電領域、１０４．２０４・・・フ
ォトレジスト膜、１０５，３Ａ・・・第１の導ｔｉ域に
接続している第１のコンタクトホール。 １０６．３Ｂ・・・第２の導電領域に接続している第２
のコンタクトホール、１０７・・・スパッタ酸化膜、１
０８゜２０７・・・ポリイミド膜、２０５・・・光ＣＶ
Ｄ酸化膜、２０６・・・塗布膜、３０４・・・層間膜

Claims (1)

【特許請求の範囲】
1. 半導体基板の一主面に第１及び第２の導電領域が形成さ
   れている半導体装置において、前記第１の導電領域に接
   続するようなコンタクトホールを前記第２の導電領域に
   接続するようなコンタクトホールよりも深く形成するに
   あたり、該第１及び第２の導電領域が形成されている半
   導体基板の一主面にフォトレジスト膜を塗布する工程と
   、前記フォトレジスト膜にコンタクトホール形成の為の
   露光及び現像を行う工程と、前記フォトレジスト膜にふ
   っ化処理を施して硬化させる工程と、前記フォトレジス
   ト膜に生じたコンタクトホールを埋める第１の絶縁膜を
   形成する工程と、前記フォトレジスト膜の表面と前記第
   １の絶縁膜の表面とを平坦にする工程と、前記フォトレ
   ジスト膜にＯ＿２雰囲気でプラズマ処理を施すことによ
   り前記フォトレジスト膜を除去する工程と、前記フォト
   レジスト膜を除去することによって生じた溝を埋められ
   るような第２の絶縁膜を形成する工程と、前記第１の絶
   縁膜の表面と前記第２の絶縁膜の表面とを平坦にする工
   程と、前記第２の絶縁膜を残して前記第１の絶縁膜のみ
   を除去する工程とを含むことを特徴とする半導体装置の
   製造方法。