JPH03289759A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置に係り、例えば原稿の情報を電気信
号に変換する読取装置あるいはサーマルプリントヘッド
等の半導体装置に関する。

（従来の技術） 半導体装置として、例えば読取装置を例にとると、従来
の読取装置では、原稿の像をレンズ系を用いて光学的に
縮小して光電変換部に結像させることにより、原稿の情
報を読取っていた。

しかし、近年では読取りサイズの拡張が求められるよう
になってきており、特にＡ４サイズあるいＢ４サイズで
あっても十分に読取れるような読取装置が求められるよ
うになってきた。

このようなことは読取装置に限らず、例えばサーマルプ
リントヘッド等の記録装置についても同様の要求が成さ
れるようになってきている。

そこで、例えば特開昭６２−３１１５９号公報に１よ、
光電変換部を備えたチップを、光電変換素子の配列方向
にボンディングワイヤにて複数接続して読取装置を構成
することにより、大きなサイズの原稿であっても十分に
読取りが可能な読取装置が開示されている。

（発明が解決しようとする課題） ところで、読取装置の原稿と光電変換部との間に等倍レ
ンズ等の光学系を設けることは装置の大型化を招く等の
問題点があることから、近年では原稿と同等の大きさを
有する光電変換部を原稿に密接させて原稿面の情報を読
取るといったレンズ系を取り除いた読取装置が考えられ
ている。

このような構成とすると、原稿を光電変換部に可能な限
り近接させて原稿上の情報を読取ることが、読取り精度
を向上させる上で好ましい。

しかし、このように読取り精度を高めるため原稿と光電
変換部とを近接さると、光電変換部を備えたチップ間を
接続するためのボンディングワイヤが原稿と光電変換部
との近接に対する弊害となってくる。

そこで、原稿と光電変換部とが近接される以外の領域で
チップ間の接続が可能となるように各チップを副走査方
向に大サイズに構成することで、ボンディングワイヤが
原稿通過の妨げとなることを防止することができる。

しかし、このように各チップを副走査方向に大きく構成
することは、装置の大型化を招くばかりでなく、高コス
ト化を招いてしまい、全く好ましいことではなかった。

特に、読取装置等は、１枚の基板からチップの取り数を
多くすることが装置の低廉化につながるため、チップ幅
をＩＩＩＩＩＩｌ以下に抑えたいといった要求もある。

本発明は上記課題に鑑がみ成されたもので、半導体チッ
プ上を媒体が直接通過可能な半導体装置を提供すること
を目的としたものである。

［発明の構成］ （課題を解決するための手段） 本発明の半導体装置は、第１の動作部と、第１の動作部
を駆動するための第１の駆動回路部と、信号の入出力を
行うための第１の入出力パッドとを基板上に備えた第１
の半導体チップと、第２の動作部と、第２の動作部を駆
動するための第２の駆動回路部と、信号の入出力を行う
ための第２の人出力パッドとを基板上に備えて第１の半
導体チップに直列に配列される第２の半導体チップと、
第１の半導体チップと第２の半導体チップとを保持する
保持基板とを備え、第１の半導体チップおよび第２の半
導体チップ上の媒体通過領域で媒体に情報の記録あるい
は媒体の情報の読取を行う半導体装置であって、第１の
入出力パッドとおよび第２の入出力パッドは第１の半導
体チップおよび第２の半導体チップの媒体通過領域外に
形成されていることを特徴とするものである。

（作　用） 上述したように、本発明の半導体装置は、複数の半導体
チップで情報の記録あるいは再生を行うため、Ａ４ある
いはＢ４といった大サイズの原稿の読取り、あるいは大
サイズの原稿への記録が十分に可能となる。

また、各半導体チップは媒体通過領域外に信号の入出力
を行うための入出力パッドが形成されているため、媒体
を半導体チップに近接させることができ、高性能、高信
頼性の記録あるいは読取りが可能となる。

このように構成された半導体装置は種々の動作方法が考
えられ、動作方法によっては第１の入出力パッドと第２
の入出力パッドとを配線部によって接続するものであっ
ち良い。

本発明を適用した読取装置を例にとるならば、第１の半
導体チップから第２の半導体チップへと順次動作させる
場合、第１の半導体チップの動作信号を出力させる第１
の出力パッドと、第２の半導体チップの動作信号を入力
するための第２の入力パッドとを接続すると良い。この
ように読取装置を構成すると、不要な外部回路を設ける
必要なく、１ラインの情報の読取りを順次容易に行うこ
とができる。

ところで、上述したように読取装置を構成すると、半導
体チップ間をボンディングワイヤにより接続する従来の
読取装置に比べて半導体チップ間の接続距離が長くなる
ため、ノイズによる影響も考えられる。このような場合
、例えばバッファ回路等を半導体チップ間に設けること
により、容易に解消することができる。また、配線部で
の波形の歪みについては、例えば波形整形回路を設ける
ことにより、十分に抑えることができる。

また、第１の半導体チップと第２の半導体チップとの接
続に際して、例えば第２の半導体チップの第２の入力パ
ッドには第１の半導体チップの１ラインの動作期間遅延
した動作信号が他の駆動手段から入力されるように構成
することで、各々個別の駆動手段により動作させても１
ラインの情報の読取りを順次容易に行うことができる。

この他、第１の半導体チップおよび第２の半導体チップ
とを個別の動作手段により構成し、同時に動作させるこ
とにより、高速駆動を可能ならしめることができる。こ
のように構成する場合、他の１ライン分の信号を順次読
取る／記録するため、他のシステムとの同期が必要とな
ってくる。従って、読取られた情報を一度メモリ装置に
蓄えた後、１ラインの情報として順次取り出すための外
部回路を付加すると良い。

（第１の実施例） 以下、本発明の一実施例の半導体装置として、読取装置
を例にとり詳述する。

第１図は本実施例の読取装置（１０１）の概略斜視図を
示し、第２図は第１図における読取装置（１０１）の要
部拡大図を示すものである。

この読取装置（１０１）は、絶縁性の保持基板（３０１
）上に１ミクロン幅の第１の半導体チップ（ｌｌｌａ）
と第２の半導体チップ（ｌｌｌｂ）とが直線状に配設さ
れて成っている。

第１の半導体チップ（ｌｌｌａ）は、例えば第２図に示
すように透明絶縁基板（１２３ａ）の−主面上にアレイ
状に形成された複数の受光素子（１５１１ａ）より成る
受光素子部（１５１ａ）と、この受光素子部（１５１ａ
）を駆動するための駆動回路部（１３１ａ）から成って
おり、この受光素子部（１５１ａ）および駆動回路部（
１３１ａ）上に保護ガラス（１８１ａ）が設置されてい
る。更に、透明絶縁基板（１２３ａ）の他の主面上には
薄膜エレクトロルミネッセンス素子によって構成される
面光源（１２１ａ）が設置されて、半導体チップ（ｌｌ
ｌａ）は構成されている。また、図示しないが第２の半
導体チップ（ｌｌｌｂ）についても第１の半導体チップ
（ｌｌｌａ）と同様に構成されている。

このような半導体チップ（ｌｌｌａ）　、　（ｌｌｌｂ
）について、第３図に示す第１の半導体チップ＜１ｌｌ
ａ）の概略断面図を参照して詳細に説明する。

第３図は、ガラス製の透明絶縁基板（１２３ａ）上に設
置された受光素子部（１５１ａ）と駆動回路部（１３１
ａ）を構成する薄膜トランジスタ（１４７ａ）　（以下
、ＴＰＴと称する。）との概略断面図を示すものである
。

この受光素子部（１５１ａ）は、クロム（Ｃｒ）によっ
て構成される複数の個別電極（１５４ａ）、個別電極（
１５４ａ）上に設置されるアモルファスシリコン（ａ−
Ｓ　ｉ）層（１５５ａ）、アモルファスシリコン（ａ　
−５ｉ）層（１５５ａ）上に設置されるリーク電流を防
止するためのアモルファスシリコンカーバイト（ａ−Ｓ
ｉ：Ｃ）層（１５６ａ）、アモルファスシリコンカーバ
イト層（１５６ａ）上に共通に積層設置されるｌ。

Ｔ、　Ｏ，（ｌｎｄｉｕａ＋　Ｔｉｎ　０ｘｉｄｅ）　
（１５７ａ）、１．Ｔ。

０、　　（１５７ａ）に接続される共通電極（１５８ａ
）とによって構成されている。

また、駆動回路部（１３１ａ）を構成する薄膜トランジ
スタ（１４７ａ）は、多結晶シリコンによって構成され
る活性層（１３３ａ）、活性層（１３３ａ）上に部分的
に多結晶シリコンの熱酸化によって設置される絶縁膜（
１３５ａ）、ドープポリシリコンによって形成されるゲ
ート電極（１３７ａ）を備えている。また、活性層（１
３３ａ）のソース領域（１３３ｂ）あるいはドレイン領
域（１３３ｃ）はセルフアライメント方式により活性種
がイオン打ち込みされて活性化されて成っている。

そして、ゲート電極（１３７ａ）周辺部分にはゲート保
護膜（１３９ａ）が設置されており、ソース領域（１３
３ｂ）あるいはドレイン領域（１３３ｃ）上にはアルミ
ニウム（ＡＩ）によりソース電極（１４１ａ）あるいは
ドレイン電極（１４３ａ）が構成されている。更に、こ
のような駆動回路部（１３１ａ）および受光素子部（１
５１ａ）上には、接着層（１７１ａ）を介して保護ガラ
ス（１８１ａ）が設置されて成っている。

そして、上記した構成の読取装置（１０１）の受光素子
部（１５１ａ）　、　（１５１ｂ）上をプラテンローラ
（図示せず）によって原稿（４０１）を近接させ通過さ
せるため、原稿（４０１）が通過する原稿通過領域（４
０Ｂ）外の第１の半導体チップ（ｌｌｌａ）および第２
の半導体チップ（ｕｔｂ）の隣合わない端部が夫々ボン
ディングワイヤによって保持基板（３０１）上に形成さ
れた入出力パッド（３２１ａ）　、　（３２１ｂ）に接
続されている。

更に、入出力パッド（３２１ａ）　、　（３２１ｂ）間
は、保持基板（３０１）上に形成されたリード配線（３
１１）によって直列に接続されている。

上述したように、第１の半導体チップ（ｌｌｌａ）と第
２の半導体チップ（ｌｌｌｂ）とを特有の構成により接
続し読取装置（１０１）を構成することにより、大きな
原稿（４０１）であっても個々の受光素子（ＩＦ＋ｌａ
）に対して十分に近接させた状態で原稿（４０１）の情
報を読取ることが可能となる。

また、上記した構成とすることにより、第１の半導体チ
ップ（ｌｌｌａ）あるいは第２の半導体チップ（ｌｌｌ
ｂ）をチップ幅１ｍｍ程度に形成できるため、読取装置
（１０１）の小型化を実現することができる。また、１
枚の基板から複数の半導体チップ（ｌｌｌａ）　、　（
ｌｌｌｂ）の確保が可能とむり、読取装置（１）の低廉
化を達成することができる。

第４図は上述した読取装置（１０１）の等価回路の一例
を示すもので、読取装置（１０１）について更に詳述す
る。

第１の半導体チップ（ｌｌｌａ）のＶＤＤ端子（２０３
ａ）には＋５■の電圧が印加されており、Ｓ　ＯＵＴ端
子（２０１ａ）には演算増幅器（図示せず）による反転
増幅器（図示せず）のマイナス端子（図示せず）が接続
されている。そして、ＶＤＤ端子（２０３ａ）およびｓ
　ｏｖｒ端子＜２０１ａ）間に逆バイアスが印加される
ように受光素子（１８１ａ）が設置されており、受光素
子（１６１ａ）とＶＤＤ端子（２０３ａ）との間には受
光素子（１６１ａ）の動作制御が可能なようにＴ　Ｐ　
Ｔ　（１４７ａ）が設置されている。そして、このＴ　
Ｐ　Ｔ　（１４７ａ）のゲート電極（１３７ａ）　（第
３図参照）は、各ＴＰＴ（１４７ａ）に対応するＤタイ
プのフリップフロップ回路（２１１ａ）からの出力に接
続されており、このフリップフロップ回路（２１１ａ）
の信号に応じて各ＴＰＴ（１４７ａ）は０Ｎ１０ＦＦの
制御が成される。

各Ｔ　Ｐ　Ｔ　（１４７ａ）に対応するフリップフロッ
プ回路（２１１ａ）は夫々直列に接続されており、ＣＫ
端子（２０５ａ）から各フリップフロップ回路（２１１
ａ）にはクロック信号が入力されるように接続されてい
る。

更に、第１番目の受光素子（１６１ａ）に対応するフリ
ップフロップ回路（２１１ａ）にはＤＩＮ端子（２０７
ａ）からシフトレジスタ入力回路（２１１ａ）を介して
シフトレジスタ入力信号が入力されるように接続されて
いる。

そして、第１の半導体チップ（ｌｌｌａ）のｍｎ番目の
受光素子（１６１８）を動作させるためのフリップフロ
ップ回路（２１１ａ）からの出力は、第ｎ番目のＴＰＴ
　（１４７ａ）のゲート電極（図示せず）に接続される
と共に、シフトレジスタ出力回路（２１５ａ）を介して
第１の入出力端子（２０９ａ）に接続されている。

第２の半導体チップ（ｌｌｌｂ）も第１の半導体チップ
（ｌｌｌａ）と同様に、第２のＶＤＤ端子（２０３ｂ）
ニは＋５Ｖの電圧が印加されており、第２のＳ　ＯＵＴ
端子（２０１ｂ）には反転増幅器（図示せず）のマイナ
ス端子（図示せず）が接続されており、一方の端子が夫
々Ｔ　Ｐ　Ｔ　（１４７ｂ）に接続された第２の受光素
子（１５８ｂ）に逆バイアスが印加されるように接続さ
れている。

また、各Ｔ　Ｐ　Ｔ　（１４７ｂ）のゲート電極（図示
せず）は、第２の各Ｔ　Ｐ　Ｔ　（１４７ｂ）に対応す
るＤタイプの第２のフリップフロップ回路（２１１ｂ）
からの出力に接続されており、この第２のフリップフロ
ップ回路（２１１ｂ）ノ信号に応じて各Ｔ　Ｐ　Ｔ　（
１４７ｂ）ハＯＮ　１０ＦＦの動作を行う。

各Ｔ　Ｐ　Ｔ　（１４７ｂ）に対応する第２のフリップ
フロップ回路（２１１ｂ）は夫々直列に接続されており
、第２のＣＫ端子（２０５ｂ）から第２の各フリップフ
ロップ回路（２１１ｂ）には第１の半導体チップ（ｌｌ
ｌａ）に入力されると同様のクロック信号が入力される
ように接続されている。更に、第２の受光素子（１５３
ｂ）に対応するフリップフロップ回路（２１１ｂ）には
、第１の半導体チップ（ｌｌｌａ）の第１の入出力パッ
ド（３２１ａ）と保持基板（３０１’）上のリード配線
（３１１）により接続された第２の入出力パッド（３２
１ｂ）、この第２の人出力パッド（３２１ｂ）に接続さ
れた第２のシフトレジスタ入力回路（２１３ｂ）を介し
てシフトレジスタ入力信号が人力されるように接続され
ている。

そして、第２の半導体チップ（ｌｌｌｂ）の第ｎ番目の
受光素子（１５３ｂ）を動作させるための第ｎ番目のフ
リップフロップ回路（２１１ｂ）からの出力は、第ｎ番
目のＴ　Ｐ　Ｔ　（１４７ｂ）のゲート電極（図示せず
）に接続されると共に、第２のシフトレジスタ出力回路
（２１５ｂ）を介して第２のＤ　ＯＵＴ端子（２０７ｂ
）に接続されている。

このような構成の読取装置（１０１）の動作について説
明する。

Ｔ　Ｐ　Ｔ　（１４７ａ）　、（１４７ｂ）がＯＮの状
態では、受光素子（１５３ａ）　、　（１５３ｂ）に逆
バイアスの電圧が印加され、受光素子（１５３ａ）　、
　（１５３ｂ）の寄生容量が充電される。そして、フリ
ップフロップ回路（２１１ａ）。

（２１１ｂ）からの信号に伴いＴ　Ｐ　Ｔ　（１４７ａ
）　、　（１４７ｂ）がＯＦＦとむると、受光素子（１
５３ａ）　、　（１５３ｂ）の寄生容量に蓄積された電
荷は受光素子（１５３ａ）　、　（１５３ｂ）に照射さ
れる光量に応じて放電される。一定時間の後、再びＴ　
Ｆ　Ｔ　（１４７ａ）　、　（１４７ｂ）をＯＮの状態
とすると、光量に応じて放電された電荷が寄生容量とし
て再び蓄積されることとなる。この充電電流をＳ　ＯＵ
Ｔ端子（２０１ａ）　、　（２０１ｂ）から読取ること
により、原稿（４０１）　　（第１図参照）面上の情報
を読取ることができる。

上記構成の読取装置（１０１）は、第１の半導体チップ
（ｌｌｌａ）と第２の半導体チップ（ｌｌｌｂ）との接
続を、保持基板（３０１）上に形成されたリード配線（
ａｌｌ）によって第１の入出力パッド（３２１ａ）と第
２の入出力パッド（３２１ｂ）とを接続することにより
行っている。このため、第１の半導体チップ（ｌｌｌａ
）とｔＪ２の半導体チップ（ｌｌｌｂ）との間でシフト
レジスタ信号の波形に歪みが生じることが考えられるが
、ｖｓｌの半導体チップ（ｌｌｌａ）あるいは第２の半
導体チップ（ｌｌｌｂ）には、夫々シフトレジスタ入力
回路（２１３ａ）、（２１３ｂ）　、シフトレジスタ出
力回路（２１５ａ）　、　（Ｈｕｂ）が設置されている
ため、シフトレジスタ信号の波形に歪みが生じることは
ほとんどなかった。

また、このシフトレジスタ入力回路（２１３ａ）。

（２１３ｂ）、シフトレジスタ出力回路（２１５ａ）　
、　（２１５ｂ）に変えて、例えばラインレシーバ回路
などを設置することにより、第１の入出力パッド（３２
１ａ）と第２の入出力パッド（３２１ｂ）との引き回し
によるノイズの影響を解消することができる。

また、上記構成の読取り装置（１０１）で高速読取りを
行う場合、クロック信号が高速化される。すると、リー
ド配線（３１１）の抵抗等によりシフトレジスタ人力信
号が歪んできたり、あるいは重なったりといったことが
起こってしまう。

そこで、上記構成の読取装置（１０１）で高速読取りを
行う場合、第１のシフトレジスタ出力回路（２１５ａ）
、第２のシフトレジスタ入力回路（２１５ｂ）に変えて
、例えば第５図に示すような波形整形回路（２２１）　
、　（２３１）を設置すると良い。

第１の半導体チップ（ｌｌｌａ）のシフトレジスタ出力
回路（２１５ａ）に変えて設けられる波形整形回路（２
２１）は、第（ｎ−２）番目のフリップフロップ回路の
出力と第（ｎ−３）番目のフリップフロップ回路の出力
とが接続されるＯＲ回路（２２３）と、このＯＲ回路（
２２！３）に接続されるバッファ回路（２２５）とによ
って構成されている。

また、第２の半導体チップ（ｌｌｌｂ）のシフトレジス
タ入力回路（２１３ｂ）に変えて設けられる波形整形回
路（２３１）は、第２の入出力パッド（３２１ｂ）を介
して波形整形回路（２２１）からの出力に接続されるバ
ッファ回路（２３３）と、バッファ回路（２３Ｂ）に直
列に接続される２つのフリップフロップ回路（２３５）
　、　（２３７）と、この２つのフリップフロップ回路
（２３５）　、　（２３７）の出力が接続されるＡＮＤ
回路とによって構成されている。そして第１のフリップ
フロップ回路（２３５）に接続される第３のＣＫ端子（
２１０）には、第２のＣＫ端子（２０５）から入力され
るクロック信号の２倍の周期のクロック信号が入力さる
ように構成されている。

また、第２のフリップフロップ回路（２３７）には、第
２のＣＫ端子（２０５ｂ）から入力されるクロック信号
に接続されている。

これら波形整形回路（２２１）　、　（２１１）を用い
た時の動作について、第６図のタイミングチャートを参
照して説明する。

Ｄｉｎ端子（２０７ａ）から人力されるシフトレジスタ
入力信号は、第１のＣＫ端子（２０５ａ）から入力され
るクロック信号（第６図中（ｉ）参照）に同期して、例
えば第（ｎ−３）番目の第１のフリップフロップ回路（
２１１ａ）からは第６図（ａ）に示すような出力信号が
、第（ｎ−２）番目の第１のフリップフロップ回路（２
１１ａ）からは第６図（ｂ）に示すような出力信号が得
られる。

そして、これら出力信号の論理和（第６図（ｃ）参照）
がＯＲ回路（２２Ｂ）から出力される。この出力信号は
、高速周期のクロック信号を用いた場合、バッファ回路
（２２５）を経た後に、リード配線（３１１）により第
６図（ｄ）に示すような大きな立上り、立下りを有する
信号となってしまう。

この信号は、第２の半導体チップ（ｌｌｌｂ）の波形整
形回路（２３１，）のバッファ回路（２３３）を経た後
に、第３のＣＫ端子（２１０）からの２倍同期のクロッ
ク信号（第６図中（ｈ）参照）によって動作するフリッ
プフロップ回路（２３５）に入力され、第６図（ｅ）に
示すように波形整形された後、ＡＮＤ回路（２３９）お
よびフリップフロップ回路（２３７）に入力される。

このフリップフロップ回路（２３７）には、他のフリッ
プフロップ回路（２１１ｂ）の２倍周期のクロック信号
が人力されているため、第６図（ｆ）に示すように波形
整形された信号がＡＮＤ回路（２３９）に入力される。

従って、ＡＮＤ回路（２３９）からの出力は、第６図（
ｇ）に示すように第２のＣＫ端子（２０５ｂ）から入力
されるクロック信号に同期し、十分に波形整形された信
号が第１番目のフリップフロップ回路（２１１ｂ）に入
力されることとなる。

このため、十分に大きな原稿（４０１）の読取りが可能
となるように、十分に大きな第１の半導体チップ（ｌｌ
ｌａ）あるいは第２の半導体チップ（ｌｌｌｂ）にて読
取装置（１０１）を構成しても、このような波形整形回
路（２２１）　、　（２１１）を用いることにより、第
１の半導体チップ（ｌｌｌａ）と第２の半導体チップ（
ｌｌｌｂ）とを接続するリード配線（３ｕ）によりシフ
トレジスタ入力信号が歪むといったこともない。

ここでは、読取装置（１０１）の等価回路の一例を示し
たが、この他の回路構成とするものであっても良い。

（第２の実施例） 次に、本発明の一実施例の半導体装置として、サーマル
プリントヘッドを例にとり詳述する。

第７図は本実施例のサーマルプリントヘッド（５０１）
の概略斜視図を示すもので、第８図は第７図におけるサ
ーマルプリントヘッド（５０１）の要部拡大図を示すも
のである。

このサーマルプリントヘッド（５０１）は、上述した読
取装置（１０１）と同様に絶縁性の保持基板（７０１）
上に第１の半導体チップ（５１１ａ）と第２の半導体チ
ップ（５１１ｂ）とが直線状に配設され、第１の半導体
チップ（５１１ａ）と第２の半導体チップ（５１１ｂ）
とは出力パッドと入力パッドとが保持基板（７０１）上
のリード配線（７１１）に夫々ボンディングワイヤによ
って接続されて成っている。

このような第１の半導体チップ（５１１ａ）は、主にア
レイ状に形成され発熱抵抗部（５５１ａ）と、この発熱
抵抗部（５５１ａ）を駆動するための駆動回路部（５３
１ａ）とによって構成されており、また第２の半導体チ
ップ（５１１ｂ）についても同様の構成となっている。

第９図は上述したサーマルプリントヘッド（５０１）を
構成する第１の半導体チップ（５１１ａ）の概略断面図
を示すもので、ガラス基板（５２３）上に設置される各
半導体チップ（５１１ａ）　、　（５１１ｂ）の発熱抵
抗部（５５１ａ）、駆動回路部（５３１ａ）は各々次の
ような構成となっている。

発熱抵抗部（５５１ａ）は、共通電極（５５７ａ）と駆
動回路部（５３１ａ）から延長される個別電極（５５４
ａ）との間に抵抗体（５５５ａ）として例えばＴａ−５
ｉｎ２が設置されて成っている。抵抗体（５５５ａ）と
しては、この他に多結晶シリコン膜等の種々のものが使
用可能である。

そして、抵抗体（５５５ａ）をガラス基板（５２３ａ）
上に欠陥なく形成するため、ガラス基板（５２３ａ）と
抵抗体（５５５ａ）との間には５ＮＺＹ膜（Ｓｉ、　Ｎ
、　Ｚｒ。

Ｙｉから成る非晶質体）　（５５Ｂａ）が設置されてい
る。

ここでは５ＮＺＹ膜（５５６ａ）を設置した例を示すが
、この他にも酸化シリコン、炭化シリコン膜等が使用可
能である。

駆動回路部（５３１ａ）は複数のＴ　Ｐ　Ｔ　（５４７
ａ）等によって構成されるもので、活性層（５３３ａ）
は多結晶シリコン、活性層（５３３ａ）上に部分的に設
置される絶縁膜（５３５ａ）は多結晶シリコンの熱酸化
膜、ゲート電極（５１７ａ）はドープポリシリコンによ
って形成されている。また、活性層（５３３ａ）のソー
ス領域（５３３ｂ）あるいはドレイン領域（５３８ｃ）
はセルフアライメント方式により活性種がイオン打ち込
みされて活性化されて成っている。そして、ソース領域
（５１３ｂ）、　　ドレイン領域（５３１ｅ）上にはア
ルミニウム（Ａ１）から成り個別電極（５５４ａ）と一
体に形成されるソース電極（５５４ａ）あるいはドレイ
ン電極（５４８ａ）が構成されている。

このようにしてサーマルプリントヘッド（５０１）を構
成することにより、発熱抵抗部（５５１ａ）に原稿（４
０１）を接触させて通過させることが可能であると共に
、装置の長尺化が可能となる。

第１０図は本実施例のサーマルプリントヘッドの等価回
路の一例を示すもので、本実施例のサーマルプリントヘ
ッド（５０１）の動作について詳しく述べる。

第１０図に示すように、抵抗体（５５５ａ）　、　（５
５５ｂ）の一方の端子は共通に接続され、他方の端子は
駆動回路部（５３１ａ）、（５３１ｂ）に接続されてい
る。

この駆動回路部（５１１ａ）、（５３１ｂ）は、Ｄタイ
プのフリップフロップ回路で構成されるシフトレジスタ
（８１１ａ）、（６１１ｂ＞　、ラッチ回路（６１５ａ
）　、　（８１５ｂ）、ドライバ（６１１ａ）、（８１
３ｂ）から成ッテイル。

第１の半導体チップ（５１１ａ）のＣＫ端子（８０５ａ
）からクロック信号を入力し、ＳＩＮ端子（８０７ａ）
からシフトレジスタ入力回路（６１７ａ）を介してクロ
ック信号に同期させて画像信号を入力させる。すると画
像信号はシフトレジスタ（６１１ａ）の各フリップフロ
ップ回路上を順次転送される。

第１の半導体チップ（５１１ａ）のシフトレジスタ（６
１１ａ）の最終段のフリップフロップ回路に到達した画
像信号は、シフトレジスタ出力回路（８１９ａ）、入出
力端子（６０９ａ）、入出力パッド（７２１ａ）を介し
てリード配線（７１１）に達する。そして、リード配線
（７１１）から更に入出力パッド（７２１ｂ）、入出力
端子（６０９ｂ）を介して画像信号は第２の半導体チッ
プ（５１１ｂ）のシフトレジスタ入力回路（１３１７ｂ
）に入力される。

そして、第２の半導体チップ（５１１ｂ）のシフトレジ
スタ（６１１ｂ）を構成するフリップフロップ回路上を
画像信号は第２のＣＫ端子（６０５ｂ）から入力される
クロック信号に同期して順次転送されることとなる。

このようにして順次転送された画像信号は、第１の半導
体チップ（５１１ａ）および第２の半導体チップ（５１
１ｂ）のラッチ回路（ｅ１５ａ）　、　（６１５ｂ）に
夫々保持され、ＬＡ端子（８０３ａ）　、　（６０３ｂ
）からＯＮの信号が印加されると、ドライバ（６１３ａ
）　、　（６１３ｂ）を介して抵抗体（５５５ａ）　、
　（５５５ｂ）に所定の電圧が印加され、媒体に情報の
記録が成される。

マタ、図示しないがドライバ（６１３ａ）、（６１３ｂ
）　Ｊ：ＥＮＡＢＬＥ端子を設はドライバ（８１３ａ）
　、　（Ｂｌａｂ）からの出力信号のパルス幅制御を行
うことにより、鮮明に情報を記録することが可能となる
。また、ＥＮＡＢＬＥ端子に入力されるＥＮＡＢＬＥ信
号を分割することにより１ライン内での分割駆動を行う
ことも可能となる。

また、上記構成のサーマルプリントヘッドで高速記録を
行う場合、上述した読取装置（１０１）同様にクロック
信号速度が高速化される。すると、リード配線（７１１
）の抵抗等によりシフトレジスタ入力信号が歪んできた
り、あるいは重なったりといったことが起こってしまう
。

このような場合には、第１のシフトレジスタ出力回路（
ｆｉｌｅａ）、第２のシフトレジスタ入力回路（Ｂ１７
ｂ）として、ライントライバ回路、ラインレシーバ回路
を夫々用いることにより、高速化を達成することができ
る。また、第１のシフトレジスタ出力回路（８１９ａ）
からの信号と基準電圧発生回路（図示せず）からの出力
とが接続されるＯＲ回路（図示せず）を設けることによ
り、波形の歪みを整形することができる。

上述したように、本実施例のサーマルプリントヘッド（
５０１）によれば、Ａ４サイズあるいはＢ４サイズとい
った十分に大きな原稿に対しても、鮮明な記録が可能と
なった。

また、上述したようにサーマルプリントヘッド（５０１
）を構成することにより、各半導体チップ（５１１ａ）
　、　（５１１ｂ）の幅を小さくしても、半導体チップ
（５１１ａ）　、　（５１１ｂ）間の接続が可能となる
。従って、１基板で多数の半導体チップ（５１１ａ）、
（５１１ｂ）を形成することができ、装置の低廉化を達
成することができると共に、装置の小型化をも達成する
ことができる。

［発明の効果］ 以上詳述したように、本発明によれば、媒体通過領域外
で半導体チップの接続を行うため、媒体と半導体チップ
とを十分に近接させて走行させることができる。

従って、大きな媒体に対しても、精度の良い情報の読取
りあるいは記録が可能となる。

また、本発明によれば、複数のチップ幅の狭い半導体チ
ップの接続が可能となり、装置の小型化を達成すること
ができる。また、チップ幅の狭い半導体チップの使用が
可能となることから、１基板から多数の半導体チップが
取得でき、装置の低廉化を達成することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る読取装置の概略斜視図
、第２図は第１図の読取装置の要部拡大図、第３図は第
１図の読取装置の概略断面図、第４図は第１図の読取装
置の等価回路図、第５図は第１図の読取装置の他の実施
例における等価回路図、第６図は第５図における読取装
置のタイミングチャート図、第７図は本発明の一実施例
に係るサーマルプリントヘッドの概略斜視図、第８図は
第７図のサーマルプリントヘッドの要部拡大図、第９図
は第７図のサーマルプリントヘッドの概略断面図、第１
０図は第７図のサーマルプリントヘッドの等価回路図を
示すものである。 （１０１）・・・読取装置 （１１１）　、　（５１１）・・・半導体チップ（３０
１）、　（７０１）・・・保持基板（３１１）　、　（
７１１）・・・リード配線（３２１）　、　（７２１）
・・・入出力パッド（４０１）・・・原稿 （４０３）・・・原稿通過領域 （５０１）・・・サーマルプリントヘッド１０１読す家
１ ノ

Claims (1)

1. 【特許請求の範囲】 　第１の動作部と、前記第１の動作部を駆動するための
   第１の駆動回路部と、信号の入出力を行うための第１の
   入出力パッドとを基板上に備えた第１の半導体チップと
   、 第２の動作部と、前記第２の動作部を駆動するための第
   ２の駆動回路部と、信号の入出力を行うための第２の入
   出力パッドとを基板上に備えて前記第１の半導体チップ
   に直列に配列される第２の半導体チップと、 前記第１の半導体チップと前記第２の半導体チップとを
   保持する保持基板とを備え、前記第１の半導体チップお
   よび前記第２の半導体チップ上の媒体通過領域で媒体に
   情報の記録あるいは媒体の情報の読取を行う半導体装置
   であって、 前記第１の入出力パッドとおよび前記第２の入出力パッ
   ドは前記第１の半導体チップおよび前記第２の半導体チ
   ップの前記媒体通過領域外に形成されていることを特徴
   とする半導体装置。