JPH03289759A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03289759A JPH03289759A JP2317699A JP31769990A JPH03289759A JP H03289759 A JPH03289759 A JP H03289759A JP 2317699 A JP2317699 A JP 2317699A JP 31769990 A JP31769990 A JP 31769990A JP H03289759 A JPH03289759 A JP H03289759A
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- H—ELECTRICITY
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/024—Details of scanning heads ; Means for illuminating the original
- H04N1/028—Details of scanning heads ; Means for illuminating the original for picture information pick-up
- H04N1/03—Details of scanning heads ; Means for illuminating the original for picture information pick-up with photodetectors arranged in a substantially linear array
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- H04N1/0315—Details of scanning heads ; Means for illuminating the original for picture information pick-up with photodetectors arranged in a substantially linear array the photodetectors having a one-to-one and optically positive correspondence with the scanned picture elements, e.g. linear contact sensors using photodetectors and illumination means mounted on separate supports or substrates or mounted in different planes
- H04N1/0316—Details of scanning heads ; Means for illuminating the original for picture information pick-up with photodetectors arranged in a substantially linear array the photodetectors having a one-to-one and optically positive correspondence with the scanned picture elements, e.g. linear contact sensors using photodetectors and illumination means mounted on separate supports or substrates or mounted in different planes illuminating the scanned image elements through the plane of the photodetector, e.g. back-light illumination
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
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- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
- B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
- B41J2/335—Structure of thermal heads
- B41J2/34—Structure of thermal heads comprising semiconductors
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- H—ELECTRICITY
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- H04N1/0313—Direct contact pick-up heads, i.e. heads having no array of elements to project the scanned image elements onto the photodectors
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
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- Solid State Image Pick-Up Elements (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は半導体装置に係り、例えば原稿の情報を電気信
号に変換する読取装置あるいはサーマルプリントヘッド
等の半導体装置に関する。
号に変換する読取装置あるいはサーマルプリントヘッド
等の半導体装置に関する。
(従来の技術)
半導体装置として、例えば読取装置を例にとると、従来
の読取装置では、原稿の像をレンズ系を用いて光学的に
縮小して光電変換部に結像させることにより、原稿の情
報を読取っていた。
の読取装置では、原稿の像をレンズ系を用いて光学的に
縮小して光電変換部に結像させることにより、原稿の情
報を読取っていた。
しかし、近年では読取りサイズの拡張が求められるよう
になってきており、特にA4サイズあるいB4サイズで
あっても十分に読取れるような読取装置が求められるよ
うになってきた。
になってきており、特にA4サイズあるいB4サイズで
あっても十分に読取れるような読取装置が求められるよ
うになってきた。
このようなことは読取装置に限らず、例えばサーマルプ
リントヘッド等の記録装置についても同様の要求が成さ
れるようになってきている。
リントヘッド等の記録装置についても同様の要求が成さ
れるようになってきている。
そこで、例えば特開昭62−31159号公報に1よ、
光電変換部を備えたチップを、光電変換素子の配列方向
にボンディングワイヤにて複数接続して読取装置を構成
することにより、大きなサイズの原稿であっても十分に
読取りが可能な読取装置が開示されている。
光電変換部を備えたチップを、光電変換素子の配列方向
にボンディングワイヤにて複数接続して読取装置を構成
することにより、大きなサイズの原稿であっても十分に
読取りが可能な読取装置が開示されている。
(発明が解決しようとする課題)
ところで、読取装置の原稿と光電変換部との間に等倍レ
ンズ等の光学系を設けることは装置の大型化を招く等の
問題点があることから、近年では原稿と同等の大きさを
有する光電変換部を原稿に密接させて原稿面の情報を読
取るといったレンズ系を取り除いた読取装置が考えられ
ている。
ンズ等の光学系を設けることは装置の大型化を招く等の
問題点があることから、近年では原稿と同等の大きさを
有する光電変換部を原稿に密接させて原稿面の情報を読
取るといったレンズ系を取り除いた読取装置が考えられ
ている。
このような構成とすると、原稿を光電変換部に可能な限
り近接させて原稿上の情報を読取ることが、読取り精度
を向上させる上で好ましい。
り近接させて原稿上の情報を読取ることが、読取り精度
を向上させる上で好ましい。
しかし、このように読取り精度を高めるため原稿と光電
変換部とを近接さると、光電変換部を備えたチップ間を
接続するためのボンディングワイヤが原稿と光電変換部
との近接に対する弊害となってくる。
変換部とを近接さると、光電変換部を備えたチップ間を
接続するためのボンディングワイヤが原稿と光電変換部
との近接に対する弊害となってくる。
そこで、原稿と光電変換部とが近接される以外の領域で
チップ間の接続が可能となるように各チップを副走査方
向に大サイズに構成することで、ボンディングワイヤが
原稿通過の妨げとなることを防止することができる。
チップ間の接続が可能となるように各チップを副走査方
向に大サイズに構成することで、ボンディングワイヤが
原稿通過の妨げとなることを防止することができる。
しかし、このように各チップを副走査方向に大きく構成
することは、装置の大型化を招くばかりでなく、高コス
ト化を招いてしまい、全く好ましいことではなかった。
することは、装置の大型化を招くばかりでなく、高コス
ト化を招いてしまい、全く好ましいことではなかった。
特に、読取装置等は、1枚の基板からチップの取り数を
多くすることが装置の低廉化につながるため、チップ幅
をIIIIIIl以下に抑えたいといった要求もある。
多くすることが装置の低廉化につながるため、チップ幅
をIIIIIIl以下に抑えたいといった要求もある。
本発明は上記課題に鑑がみ成されたもので、半導体チッ
プ上を媒体が直接通過可能な半導体装置を提供すること
を目的としたものである。
プ上を媒体が直接通過可能な半導体装置を提供すること
を目的としたものである。
[発明の構成]
(課題を解決するための手段)
本発明の半導体装置は、第1の動作部と、第1の動作部
を駆動するための第1の駆動回路部と、信号の入出力を
行うための第1の入出力パッドとを基板上に備えた第1
の半導体チップと、第2の動作部と、第2の動作部を駆
動するための第2の駆動回路部と、信号の入出力を行う
ための第2の人出力パッドとを基板上に備えて第1の半
導体チップに直列に配列される第2の半導体チップと、
第1の半導体チップと第2の半導体チップとを保持する
保持基板とを備え、第1の半導体チップおよび第2の半
導体チップ上の媒体通過領域で媒体に情報の記録あるい
は媒体の情報の読取を行う半導体装置であって、第1の
入出力パッドとおよび第2の入出力パッドは第1の半導
体チップおよび第2の半導体チップの媒体通過領域外に
形成されていることを特徴とするものである。
を駆動するための第1の駆動回路部と、信号の入出力を
行うための第1の入出力パッドとを基板上に備えた第1
の半導体チップと、第2の動作部と、第2の動作部を駆
動するための第2の駆動回路部と、信号の入出力を行う
ための第2の人出力パッドとを基板上に備えて第1の半
導体チップに直列に配列される第2の半導体チップと、
第1の半導体チップと第2の半導体チップとを保持する
保持基板とを備え、第1の半導体チップおよび第2の半
導体チップ上の媒体通過領域で媒体に情報の記録あるい
は媒体の情報の読取を行う半導体装置であって、第1の
入出力パッドとおよび第2の入出力パッドは第1の半導
体チップおよび第2の半導体チップの媒体通過領域外に
形成されていることを特徴とするものである。
(作 用)
上述したように、本発明の半導体装置は、複数の半導体
チップで情報の記録あるいは再生を行うため、A4ある
いはB4といった大サイズの原稿の読取り、あるいは大
サイズの原稿への記録が十分に可能となる。
チップで情報の記録あるいは再生を行うため、A4ある
いはB4といった大サイズの原稿の読取り、あるいは大
サイズの原稿への記録が十分に可能となる。
また、各半導体チップは媒体通過領域外に信号の入出力
を行うための入出力パッドが形成されているため、媒体
を半導体チップに近接させることができ、高性能、高信
頼性の記録あるいは読取りが可能となる。
を行うための入出力パッドが形成されているため、媒体
を半導体チップに近接させることができ、高性能、高信
頼性の記録あるいは読取りが可能となる。
このように構成された半導体装置は種々の動作方法が考
えられ、動作方法によっては第1の入出力パッドと第2
の入出力パッドとを配線部によって接続するものであっ
ち良い。
えられ、動作方法によっては第1の入出力パッドと第2
の入出力パッドとを配線部によって接続するものであっ
ち良い。
本発明を適用した読取装置を例にとるならば、第1の半
導体チップから第2の半導体チップへと順次動作させる
場合、第1の半導体チップの動作信号を出力させる第1
の出力パッドと、第2の半導体チップの動作信号を入力
するための第2の入力パッドとを接続すると良い。この
ように読取装置を構成すると、不要な外部回路を設ける
必要なく、1ラインの情報の読取りを順次容易に行うこ
とができる。
導体チップから第2の半導体チップへと順次動作させる
場合、第1の半導体チップの動作信号を出力させる第1
の出力パッドと、第2の半導体チップの動作信号を入力
するための第2の入力パッドとを接続すると良い。この
ように読取装置を構成すると、不要な外部回路を設ける
必要なく、1ラインの情報の読取りを順次容易に行うこ
とができる。
ところで、上述したように読取装置を構成すると、半導
体チップ間をボンディングワイヤにより接続する従来の
読取装置に比べて半導体チップ間の接続距離が長くなる
ため、ノイズによる影響も考えられる。このような場合
、例えばバッファ回路等を半導体チップ間に設けること
により、容易に解消することができる。また、配線部で
の波形の歪みについては、例えば波形整形回路を設ける
ことにより、十分に抑えることができる。
体チップ間をボンディングワイヤにより接続する従来の
読取装置に比べて半導体チップ間の接続距離が長くなる
ため、ノイズによる影響も考えられる。このような場合
、例えばバッファ回路等を半導体チップ間に設けること
により、容易に解消することができる。また、配線部で
の波形の歪みについては、例えば波形整形回路を設ける
ことにより、十分に抑えることができる。
また、第1の半導体チップと第2の半導体チップとの接
続に際して、例えば第2の半導体チップの第2の入力パ
ッドには第1の半導体チップの1ラインの動作期間遅延
した動作信号が他の駆動手段から入力されるように構成
することで、各々個別の駆動手段により動作させても1
ラインの情報の読取りを順次容易に行うことができる。
続に際して、例えば第2の半導体チップの第2の入力パ
ッドには第1の半導体チップの1ラインの動作期間遅延
した動作信号が他の駆動手段から入力されるように構成
することで、各々個別の駆動手段により動作させても1
ラインの情報の読取りを順次容易に行うことができる。
この他、第1の半導体チップおよび第2の半導体チップ
とを個別の動作手段により構成し、同時に動作させるこ
とにより、高速駆動を可能ならしめることができる。こ
のように構成する場合、他の1ライン分の信号を順次読
取る/記録するため、他のシステムとの同期が必要とな
ってくる。従って、読取られた情報を一度メモリ装置に
蓄えた後、1ラインの情報として順次取り出すための外
部回路を付加すると良い。
とを個別の動作手段により構成し、同時に動作させるこ
とにより、高速駆動を可能ならしめることができる。こ
のように構成する場合、他の1ライン分の信号を順次読
取る/記録するため、他のシステムとの同期が必要とな
ってくる。従って、読取られた情報を一度メモリ装置に
蓄えた後、1ラインの情報として順次取り出すための外
部回路を付加すると良い。
(第1の実施例)
以下、本発明の一実施例の半導体装置として、読取装置
を例にとり詳述する。
を例にとり詳述する。
第1図は本実施例の読取装置(101)の概略斜視図を
示し、第2図は第1図における読取装置(101)の要
部拡大図を示すものである。
示し、第2図は第1図における読取装置(101)の要
部拡大図を示すものである。
この読取装置(101)は、絶縁性の保持基板(301
)上に1ミクロン幅の第1の半導体チップ(llla)
と第2の半導体チップ(lllb)とが直線状に配設さ
れて成っている。
)上に1ミクロン幅の第1の半導体チップ(llla)
と第2の半導体チップ(lllb)とが直線状に配設さ
れて成っている。
第1の半導体チップ(llla)は、例えば第2図に示
すように透明絶縁基板(123a)の−主面上にアレイ
状に形成された複数の受光素子(1511a)より成る
受光素子部(151a)と、この受光素子部(151a
)を駆動するための駆動回路部(131a)から成って
おり、この受光素子部(151a)および駆動回路部(
131a)上に保護ガラス(181a)が設置されてい
る。更に、透明絶縁基板(123a)の他の主面上には
薄膜エレクトロルミネッセンス素子によって構成される
面光源(121a)が設置されて、半導体チップ(ll
la)は構成されている。また、図示しないが第2の半
導体チップ(lllb)についても第1の半導体チップ
(llla)と同様に構成されている。
すように透明絶縁基板(123a)の−主面上にアレイ
状に形成された複数の受光素子(1511a)より成る
受光素子部(151a)と、この受光素子部(151a
)を駆動するための駆動回路部(131a)から成って
おり、この受光素子部(151a)および駆動回路部(
131a)上に保護ガラス(181a)が設置されてい
る。更に、透明絶縁基板(123a)の他の主面上には
薄膜エレクトロルミネッセンス素子によって構成される
面光源(121a)が設置されて、半導体チップ(ll
la)は構成されている。また、図示しないが第2の半
導体チップ(lllb)についても第1の半導体チップ
(llla)と同様に構成されている。
このような半導体チップ(llla) 、 (lllb
)について、第3図に示す第1の半導体チップ<1ll
a)の概略断面図を参照して詳細に説明する。
)について、第3図に示す第1の半導体チップ<1ll
a)の概略断面図を参照して詳細に説明する。
第3図は、ガラス製の透明絶縁基板(123a)上に設
置された受光素子部(151a)と駆動回路部(131
a)を構成する薄膜トランジスタ(147a) (以下
、TPTと称する。)との概略断面図を示すものである
。
置された受光素子部(151a)と駆動回路部(131
a)を構成する薄膜トランジスタ(147a) (以下
、TPTと称する。)との概略断面図を示すものである
。
この受光素子部(151a)は、クロム(Cr)によっ
て構成される複数の個別電極(154a)、個別電極(
154a)上に設置されるアモルファスシリコン(a−
S i)層(155a)、アモルファスシリコン(a
−5i)層(155a)上に設置されるリーク電流を防
止するためのアモルファスシリコンカーバイト(a−S
i:C)層(156a)、アモルファスシリコンカーバ
イト層(156a)上に共通に積層設置されるl。
て構成される複数の個別電極(154a)、個別電極(
154a)上に設置されるアモルファスシリコン(a−
S i)層(155a)、アモルファスシリコン(a
−5i)層(155a)上に設置されるリーク電流を防
止するためのアモルファスシリコンカーバイト(a−S
i:C)層(156a)、アモルファスシリコンカーバ
イト層(156a)上に共通に積層設置されるl。
T、 O,(lndiua+ Tin 0xide)
(157a)、1.T。
(157a)、1.T。
0、 (157a)に接続される共通電極(158a
)とによって構成されている。
)とによって構成されている。
また、駆動回路部(131a)を構成する薄膜トランジ
スタ(147a)は、多結晶シリコンによって構成され
る活性層(133a)、活性層(133a)上に部分的
に多結晶シリコンの熱酸化によって設置される絶縁膜(
135a)、ドープポリシリコンによって形成されるゲ
ート電極(137a)を備えている。また、活性層(1
33a)のソース領域(133b)あるいはドレイン領
域(133c)はセルフアライメント方式により活性種
がイオン打ち込みされて活性化されて成っている。
スタ(147a)は、多結晶シリコンによって構成され
る活性層(133a)、活性層(133a)上に部分的
に多結晶シリコンの熱酸化によって設置される絶縁膜(
135a)、ドープポリシリコンによって形成されるゲ
ート電極(137a)を備えている。また、活性層(1
33a)のソース領域(133b)あるいはドレイン領
域(133c)はセルフアライメント方式により活性種
がイオン打ち込みされて活性化されて成っている。
そして、ゲート電極(137a)周辺部分にはゲート保
護膜(139a)が設置されており、ソース領域(13
3b)あるいはドレイン領域(133c)上にはアルミ
ニウム(AI)によりソース電極(141a)あるいは
ドレイン電極(143a)が構成されている。更に、こ
のような駆動回路部(131a)および受光素子部(1
51a)上には、接着層(171a)を介して保護ガラ
ス(181a)が設置されて成っている。
護膜(139a)が設置されており、ソース領域(13
3b)あるいはドレイン領域(133c)上にはアルミ
ニウム(AI)によりソース電極(141a)あるいは
ドレイン電極(143a)が構成されている。更に、こ
のような駆動回路部(131a)および受光素子部(1
51a)上には、接着層(171a)を介して保護ガラ
ス(181a)が設置されて成っている。
そして、上記した構成の読取装置(101)の受光素子
部(151a) 、 (151b)上をプラテンローラ
(図示せず)によって原稿(401)を近接させ通過さ
せるため、原稿(401)が通過する原稿通過領域(4
0B)外の第1の半導体チップ(llla)および第2
の半導体チップ(utb)の隣合わない端部が夫々ボン
ディングワイヤによって保持基板(301)上に形成さ
れた入出力パッド(321a) 、 (321b)に接
続されている。
部(151a) 、 (151b)上をプラテンローラ
(図示せず)によって原稿(401)を近接させ通過さ
せるため、原稿(401)が通過する原稿通過領域(4
0B)外の第1の半導体チップ(llla)および第2
の半導体チップ(utb)の隣合わない端部が夫々ボン
ディングワイヤによって保持基板(301)上に形成さ
れた入出力パッド(321a) 、 (321b)に接
続されている。
更に、入出力パッド(321a) 、 (321b)間
は、保持基板(301)上に形成されたリード配線(3
11)によって直列に接続されている。
は、保持基板(301)上に形成されたリード配線(3
11)によって直列に接続されている。
上述したように、第1の半導体チップ(llla)と第
2の半導体チップ(lllb)とを特有の構成により接
続し読取装置(101)を構成することにより、大きな
原稿(401)であっても個々の受光素子(IF+la
)に対して十分に近接させた状態で原稿(401)の情
報を読取ることが可能となる。
2の半導体チップ(lllb)とを特有の構成により接
続し読取装置(101)を構成することにより、大きな
原稿(401)であっても個々の受光素子(IF+la
)に対して十分に近接させた状態で原稿(401)の情
報を読取ることが可能となる。
また、上記した構成とすることにより、第1の半導体チ
ップ(llla)あるいは第2の半導体チップ(lll
b)をチップ幅1mm程度に形成できるため、読取装置
(101)の小型化を実現することができる。また、1
枚の基板から複数の半導体チップ(llla) 、 (
lllb)の確保が可能とむり、読取装置(1)の低廉
化を達成することができる。
ップ(llla)あるいは第2の半導体チップ(lll
b)をチップ幅1mm程度に形成できるため、読取装置
(101)の小型化を実現することができる。また、1
枚の基板から複数の半導体チップ(llla) 、 (
lllb)の確保が可能とむり、読取装置(1)の低廉
化を達成することができる。
第4図は上述した読取装置(101)の等価回路の一例
を示すもので、読取装置(101)について更に詳述す
る。
を示すもので、読取装置(101)について更に詳述す
る。
第1の半導体チップ(llla)のVDD端子(203
a)には+5■の電圧が印加されており、S OUT端
子(201a)には演算増幅器(図示せず)による反転
増幅器(図示せず)のマイナス端子(図示せず)が接続
されている。そして、VDD端子(203a)およびs
ovr端子<201a)間に逆バイアスが印加される
ように受光素子(181a)が設置されており、受光素
子(161a)とVDD端子(203a)との間には受
光素子(161a)の動作制御が可能なようにT P
T (147a)が設置されている。そして、このT
P T (147a)のゲート電極(137a) (第
3図参照)は、各TPT(147a)に対応するDタイ
プのフリップフロップ回路(211a)からの出力に接
続されており、このフリップフロップ回路(211a)
の信号に応じて各TPT(147a)は0N10FFの
制御が成される。
a)には+5■の電圧が印加されており、S OUT端
子(201a)には演算増幅器(図示せず)による反転
増幅器(図示せず)のマイナス端子(図示せず)が接続
されている。そして、VDD端子(203a)およびs
ovr端子<201a)間に逆バイアスが印加される
ように受光素子(181a)が設置されており、受光素
子(161a)とVDD端子(203a)との間には受
光素子(161a)の動作制御が可能なようにT P
T (147a)が設置されている。そして、このT
P T (147a)のゲート電極(137a) (第
3図参照)は、各TPT(147a)に対応するDタイ
プのフリップフロップ回路(211a)からの出力に接
続されており、このフリップフロップ回路(211a)
の信号に応じて各TPT(147a)は0N10FFの
制御が成される。
各T P T (147a)に対応するフリップフロッ
プ回路(211a)は夫々直列に接続されており、CK
端子(205a)から各フリップフロップ回路(211
a)にはクロック信号が入力されるように接続されてい
る。
プ回路(211a)は夫々直列に接続されており、CK
端子(205a)から各フリップフロップ回路(211
a)にはクロック信号が入力されるように接続されてい
る。
更に、第1番目の受光素子(161a)に対応するフリ
ップフロップ回路(211a)にはDIN端子(207
a)からシフトレジスタ入力回路(211a)を介して
シフトレジスタ入力信号が入力されるように接続されて
いる。
ップフロップ回路(211a)にはDIN端子(207
a)からシフトレジスタ入力回路(211a)を介して
シフトレジスタ入力信号が入力されるように接続されて
いる。
そして、第1の半導体チップ(llla)のmn番目の
受光素子(1618)を動作させるためのフリップフロ
ップ回路(211a)からの出力は、第n番目のTPT
(147a)のゲート電極(図示せず)に接続される
と共に、シフトレジスタ出力回路(215a)を介して
第1の入出力端子(209a)に接続されている。
受光素子(1618)を動作させるためのフリップフロ
ップ回路(211a)からの出力は、第n番目のTPT
(147a)のゲート電極(図示せず)に接続される
と共に、シフトレジスタ出力回路(215a)を介して
第1の入出力端子(209a)に接続されている。
第2の半導体チップ(lllb)も第1の半導体チップ
(llla)と同様に、第2のVDD端子(203b)
ニは+5Vの電圧が印加されており、第2のS OUT
端子(201b)には反転増幅器(図示せず)のマイナ
ス端子(図示せず)が接続されており、一方の端子が夫
々T P T (147b)に接続された第2の受光素
子(158b)に逆バイアスが印加されるように接続さ
れている。
(llla)と同様に、第2のVDD端子(203b)
ニは+5Vの電圧が印加されており、第2のS OUT
端子(201b)には反転増幅器(図示せず)のマイナ
ス端子(図示せず)が接続されており、一方の端子が夫
々T P T (147b)に接続された第2の受光素
子(158b)に逆バイアスが印加されるように接続さ
れている。
また、各T P T (147b)のゲート電極(図示
せず)は、第2の各T P T (147b)に対応す
るDタイプの第2のフリップフロップ回路(211b)
からの出力に接続されており、この第2のフリップフロ
ップ回路(211b)ノ信号に応じて各T P T (
147b)ハON 10FFの動作を行う。
せず)は、第2の各T P T (147b)に対応す
るDタイプの第2のフリップフロップ回路(211b)
からの出力に接続されており、この第2のフリップフロ
ップ回路(211b)ノ信号に応じて各T P T (
147b)ハON 10FFの動作を行う。
各T P T (147b)に対応する第2のフリップ
フロップ回路(211b)は夫々直列に接続されており
、第2のCK端子(205b)から第2の各フリップフ
ロップ回路(211b)には第1の半導体チップ(ll
la)に入力されると同様のクロック信号が入力される
ように接続されている。更に、第2の受光素子(153
b)に対応するフリップフロップ回路(211b)には
、第1の半導体チップ(llla)の第1の入出力パッ
ド(321a)と保持基板(301’)上のリード配線
(311)により接続された第2の入出力パッド(32
1b)、この第2の人出力パッド(321b)に接続さ
れた第2のシフトレジスタ入力回路(213b)を介し
てシフトレジスタ入力信号が人力されるように接続され
ている。
フロップ回路(211b)は夫々直列に接続されており
、第2のCK端子(205b)から第2の各フリップフ
ロップ回路(211b)には第1の半導体チップ(ll
la)に入力されると同様のクロック信号が入力される
ように接続されている。更に、第2の受光素子(153
b)に対応するフリップフロップ回路(211b)には
、第1の半導体チップ(llla)の第1の入出力パッ
ド(321a)と保持基板(301’)上のリード配線
(311)により接続された第2の入出力パッド(32
1b)、この第2の人出力パッド(321b)に接続さ
れた第2のシフトレジスタ入力回路(213b)を介し
てシフトレジスタ入力信号が人力されるように接続され
ている。
そして、第2の半導体チップ(lllb)の第n番目の
受光素子(153b)を動作させるための第n番目のフ
リップフロップ回路(211b)からの出力は、第n番
目のT P T (147b)のゲート電極(図示せず
)に接続されると共に、第2のシフトレジスタ出力回路
(215b)を介して第2のD OUT端子(207b
)に接続されている。
受光素子(153b)を動作させるための第n番目のフ
リップフロップ回路(211b)からの出力は、第n番
目のT P T (147b)のゲート電極(図示せず
)に接続されると共に、第2のシフトレジスタ出力回路
(215b)を介して第2のD OUT端子(207b
)に接続されている。
このような構成の読取装置(101)の動作について説
明する。
明する。
T P T (147a) 、(147b)がONの状
態では、受光素子(153a) 、 (153b)に逆
バイアスの電圧が印加され、受光素子(153a) 、
(153b)の寄生容量が充電される。そして、フリ
ップフロップ回路(211a)。
態では、受光素子(153a) 、 (153b)に逆
バイアスの電圧が印加され、受光素子(153a) 、
(153b)の寄生容量が充電される。そして、フリ
ップフロップ回路(211a)。
(211b)からの信号に伴いT P T (147a
) 、 (147b)がOFFとむると、受光素子(1
53a) 、 (153b)の寄生容量に蓄積された電
荷は受光素子(153a) 、 (153b)に照射さ
れる光量に応じて放電される。一定時間の後、再びT
F T (147a) 、 (147b)をONの状態
とすると、光量に応じて放電された電荷が寄生容量とし
て再び蓄積されることとなる。この充電電流をS OU
T端子(201a) 、 (201b)から読取ること
により、原稿(401) (第1図参照)面上の情報
を読取ることができる。
) 、 (147b)がOFFとむると、受光素子(1
53a) 、 (153b)の寄生容量に蓄積された電
荷は受光素子(153a) 、 (153b)に照射さ
れる光量に応じて放電される。一定時間の後、再びT
F T (147a) 、 (147b)をONの状態
とすると、光量に応じて放電された電荷が寄生容量とし
て再び蓄積されることとなる。この充電電流をS OU
T端子(201a) 、 (201b)から読取ること
により、原稿(401) (第1図参照)面上の情報
を読取ることができる。
上記構成の読取装置(101)は、第1の半導体チップ
(llla)と第2の半導体チップ(lllb)との接
続を、保持基板(301)上に形成されたリード配線(
all)によって第1の入出力パッド(321a)と第
2の入出力パッド(321b)とを接続することにより
行っている。このため、第1の半導体チップ(llla
)とtJ2の半導体チップ(lllb)との間でシフト
レジスタ信号の波形に歪みが生じることが考えられるが
、vslの半導体チップ(llla)あるいは第2の半
導体チップ(lllb)には、夫々シフトレジスタ入力
回路(213a)、(213b) 、シフトレジスタ出
力回路(215a) 、 (Hub)が設置されている
ため、シフトレジスタ信号の波形に歪みが生じることは
ほとんどなかった。
(llla)と第2の半導体チップ(lllb)との接
続を、保持基板(301)上に形成されたリード配線(
all)によって第1の入出力パッド(321a)と第
2の入出力パッド(321b)とを接続することにより
行っている。このため、第1の半導体チップ(llla
)とtJ2の半導体チップ(lllb)との間でシフト
レジスタ信号の波形に歪みが生じることが考えられるが
、vslの半導体チップ(llla)あるいは第2の半
導体チップ(lllb)には、夫々シフトレジスタ入力
回路(213a)、(213b) 、シフトレジスタ出
力回路(215a) 、 (Hub)が設置されている
ため、シフトレジスタ信号の波形に歪みが生じることは
ほとんどなかった。
また、このシフトレジスタ入力回路(213a)。
(213b)、シフトレジスタ出力回路(215a)
、 (215b)に変えて、例えばラインレシーバ回路
などを設置することにより、第1の入出力パッド(32
1a)と第2の入出力パッド(321b)との引き回し
によるノイズの影響を解消することができる。
、 (215b)に変えて、例えばラインレシーバ回路
などを設置することにより、第1の入出力パッド(32
1a)と第2の入出力パッド(321b)との引き回し
によるノイズの影響を解消することができる。
また、上記構成の読取り装置(101)で高速読取りを
行う場合、クロック信号が高速化される。すると、リー
ド配線(311)の抵抗等によりシフトレジスタ人力信
号が歪んできたり、あるいは重なったりといったことが
起こってしまう。
行う場合、クロック信号が高速化される。すると、リー
ド配線(311)の抵抗等によりシフトレジスタ人力信
号が歪んできたり、あるいは重なったりといったことが
起こってしまう。
そこで、上記構成の読取装置(101)で高速読取りを
行う場合、第1のシフトレジスタ出力回路(215a)
、第2のシフトレジスタ入力回路(215b)に変えて
、例えば第5図に示すような波形整形回路(221)
、 (231)を設置すると良い。
行う場合、第1のシフトレジスタ出力回路(215a)
、第2のシフトレジスタ入力回路(215b)に変えて
、例えば第5図に示すような波形整形回路(221)
、 (231)を設置すると良い。
第1の半導体チップ(llla)のシフトレジスタ出力
回路(215a)に変えて設けられる波形整形回路(2
21)は、第(n−2)番目のフリップフロップ回路の
出力と第(n−3)番目のフリップフロップ回路の出力
とが接続されるOR回路(223)と、このOR回路(
22!3)に接続されるバッファ回路(225)とによ
って構成されている。
回路(215a)に変えて設けられる波形整形回路(2
21)は、第(n−2)番目のフリップフロップ回路の
出力と第(n−3)番目のフリップフロップ回路の出力
とが接続されるOR回路(223)と、このOR回路(
22!3)に接続されるバッファ回路(225)とによ
って構成されている。
また、第2の半導体チップ(lllb)のシフトレジス
タ入力回路(213b)に変えて設けられる波形整形回
路(231)は、第2の入出力パッド(321b)を介
して波形整形回路(221)からの出力に接続されるバ
ッファ回路(233)と、バッファ回路(23B)に直
列に接続される2つのフリップフロップ回路(235)
、 (237)と、この2つのフリップフロップ回路
(235) 、 (237)の出力が接続されるAND
回路とによって構成されている。そして第1のフリップ
フロップ回路(235)に接続される第3のCK端子(
210)には、第2のCK端子(205)から入力され
るクロック信号の2倍の周期のクロック信号が入力さる
ように構成されている。
タ入力回路(213b)に変えて設けられる波形整形回
路(231)は、第2の入出力パッド(321b)を介
して波形整形回路(221)からの出力に接続されるバ
ッファ回路(233)と、バッファ回路(23B)に直
列に接続される2つのフリップフロップ回路(235)
、 (237)と、この2つのフリップフロップ回路
(235) 、 (237)の出力が接続されるAND
回路とによって構成されている。そして第1のフリップ
フロップ回路(235)に接続される第3のCK端子(
210)には、第2のCK端子(205)から入力され
るクロック信号の2倍の周期のクロック信号が入力さる
ように構成されている。
また、第2のフリップフロップ回路(237)には、第
2のCK端子(205b)から入力されるクロック信号
に接続されている。
2のCK端子(205b)から入力されるクロック信号
に接続されている。
これら波形整形回路(221) 、 (211)を用い
た時の動作について、第6図のタイミングチャートを参
照して説明する。
た時の動作について、第6図のタイミングチャートを参
照して説明する。
Din端子(207a)から人力されるシフトレジスタ
入力信号は、第1のCK端子(205a)から入力され
るクロック信号(第6図中(i)参照)に同期して、例
えば第(n−3)番目の第1のフリップフロップ回路(
211a)からは第6図(a)に示すような出力信号が
、第(n−2)番目の第1のフリップフロップ回路(2
11a)からは第6図(b)に示すような出力信号が得
られる。
入力信号は、第1のCK端子(205a)から入力され
るクロック信号(第6図中(i)参照)に同期して、例
えば第(n−3)番目の第1のフリップフロップ回路(
211a)からは第6図(a)に示すような出力信号が
、第(n−2)番目の第1のフリップフロップ回路(2
11a)からは第6図(b)に示すような出力信号が得
られる。
そして、これら出力信号の論理和(第6図(c)参照)
がOR回路(22B)から出力される。この出力信号は
、高速周期のクロック信号を用いた場合、バッファ回路
(225)を経た後に、リード配線(311)により第
6図(d)に示すような大きな立上り、立下りを有する
信号となってしまう。
がOR回路(22B)から出力される。この出力信号は
、高速周期のクロック信号を用いた場合、バッファ回路
(225)を経た後に、リード配線(311)により第
6図(d)に示すような大きな立上り、立下りを有する
信号となってしまう。
この信号は、第2の半導体チップ(lllb)の波形整
形回路(231,)のバッファ回路(233)を経た後
に、第3のCK端子(210)からの2倍同期のクロッ
ク信号(第6図中(h)参照)によって動作するフリッ
プフロップ回路(235)に入力され、第6図(e)に
示すように波形整形された後、AND回路(239)お
よびフリップフロップ回路(237)に入力される。
形回路(231,)のバッファ回路(233)を経た後
に、第3のCK端子(210)からの2倍同期のクロッ
ク信号(第6図中(h)参照)によって動作するフリッ
プフロップ回路(235)に入力され、第6図(e)に
示すように波形整形された後、AND回路(239)お
よびフリップフロップ回路(237)に入力される。
このフリップフロップ回路(237)には、他のフリッ
プフロップ回路(211b)の2倍周期のクロック信号
が人力されているため、第6図(f)に示すように波形
整形された信号がAND回路(239)に入力される。
プフロップ回路(211b)の2倍周期のクロック信号
が人力されているため、第6図(f)に示すように波形
整形された信号がAND回路(239)に入力される。
従って、AND回路(239)からの出力は、第6図(
g)に示すように第2のCK端子(205b)から入力
されるクロック信号に同期し、十分に波形整形された信
号が第1番目のフリップフロップ回路(211b)に入
力されることとなる。
g)に示すように第2のCK端子(205b)から入力
されるクロック信号に同期し、十分に波形整形された信
号が第1番目のフリップフロップ回路(211b)に入
力されることとなる。
このため、十分に大きな原稿(401)の読取りが可能
となるように、十分に大きな第1の半導体チップ(ll
la)あるいは第2の半導体チップ(lllb)にて読
取装置(101)を構成しても、このような波形整形回
路(221) 、 (211)を用いることにより、第
1の半導体チップ(llla)と第2の半導体チップ(
lllb)とを接続するリード配線(3u)によりシフ
トレジスタ入力信号が歪むといったこともない。
となるように、十分に大きな第1の半導体チップ(ll
la)あるいは第2の半導体チップ(lllb)にて読
取装置(101)を構成しても、このような波形整形回
路(221) 、 (211)を用いることにより、第
1の半導体チップ(llla)と第2の半導体チップ(
lllb)とを接続するリード配線(3u)によりシフ
トレジスタ入力信号が歪むといったこともない。
ここでは、読取装置(101)の等価回路の一例を示し
たが、この他の回路構成とするものであっても良い。
たが、この他の回路構成とするものであっても良い。
(第2の実施例)
次に、本発明の一実施例の半導体装置として、サーマル
プリントヘッドを例にとり詳述する。
プリントヘッドを例にとり詳述する。
第7図は本実施例のサーマルプリントヘッド(501)
の概略斜視図を示すもので、第8図は第7図におけるサ
ーマルプリントヘッド(501)の要部拡大図を示すも
のである。
の概略斜視図を示すもので、第8図は第7図におけるサ
ーマルプリントヘッド(501)の要部拡大図を示すも
のである。
このサーマルプリントヘッド(501)は、上述した読
取装置(101)と同様に絶縁性の保持基板(701)
上に第1の半導体チップ(511a)と第2の半導体チ
ップ(511b)とが直線状に配設され、第1の半導体
チップ(511a)と第2の半導体チップ(511b)
とは出力パッドと入力パッドとが保持基板(701)上
のリード配線(711)に夫々ボンディングワイヤによ
って接続されて成っている。
取装置(101)と同様に絶縁性の保持基板(701)
上に第1の半導体チップ(511a)と第2の半導体チ
ップ(511b)とが直線状に配設され、第1の半導体
チップ(511a)と第2の半導体チップ(511b)
とは出力パッドと入力パッドとが保持基板(701)上
のリード配線(711)に夫々ボンディングワイヤによ
って接続されて成っている。
このような第1の半導体チップ(511a)は、主にア
レイ状に形成され発熱抵抗部(551a)と、この発熱
抵抗部(551a)を駆動するための駆動回路部(53
1a)とによって構成されており、また第2の半導体チ
ップ(511b)についても同様の構成となっている。
レイ状に形成され発熱抵抗部(551a)と、この発熱
抵抗部(551a)を駆動するための駆動回路部(53
1a)とによって構成されており、また第2の半導体チ
ップ(511b)についても同様の構成となっている。
第9図は上述したサーマルプリントヘッド(501)を
構成する第1の半導体チップ(511a)の概略断面図
を示すもので、ガラス基板(523)上に設置される各
半導体チップ(511a) 、 (511b)の発熱抵
抗部(551a)、駆動回路部(531a)は各々次の
ような構成となっている。
構成する第1の半導体チップ(511a)の概略断面図
を示すもので、ガラス基板(523)上に設置される各
半導体チップ(511a) 、 (511b)の発熱抵
抗部(551a)、駆動回路部(531a)は各々次の
ような構成となっている。
発熱抵抗部(551a)は、共通電極(557a)と駆
動回路部(531a)から延長される個別電極(554
a)との間に抵抗体(555a)として例えばTa−5
in2が設置されて成っている。抵抗体(555a)と
しては、この他に多結晶シリコン膜等の種々のものが使
用可能である。
動回路部(531a)から延長される個別電極(554
a)との間に抵抗体(555a)として例えばTa−5
in2が設置されて成っている。抵抗体(555a)と
しては、この他に多結晶シリコン膜等の種々のものが使
用可能である。
そして、抵抗体(555a)をガラス基板(523a)
上に欠陥なく形成するため、ガラス基板(523a)と
抵抗体(555a)との間には5NZY膜(Si、 N
、 Zr。
上に欠陥なく形成するため、ガラス基板(523a)と
抵抗体(555a)との間には5NZY膜(Si、 N
、 Zr。
Yiから成る非晶質体) (55Ba)が設置されてい
る。
る。
ここでは5NZY膜(556a)を設置した例を示すが
、この他にも酸化シリコン、炭化シリコン膜等が使用可
能である。
、この他にも酸化シリコン、炭化シリコン膜等が使用可
能である。
駆動回路部(531a)は複数のT P T (547
a)等によって構成されるもので、活性層(533a)
は多結晶シリコン、活性層(533a)上に部分的に設
置される絶縁膜(535a)は多結晶シリコンの熱酸化
膜、ゲート電極(517a)はドープポリシリコンによ
って形成されている。また、活性層(533a)のソー
ス領域(533b)あるいはドレイン領域(538c)
はセルフアライメント方式により活性種がイオン打ち込
みされて活性化されて成っている。そして、ソース領域
(513b)、 ドレイン領域(531e)上にはア
ルミニウム(A1)から成り個別電極(554a)と一
体に形成されるソース電極(554a)あるいはドレイ
ン電極(548a)が構成されている。
a)等によって構成されるもので、活性層(533a)
は多結晶シリコン、活性層(533a)上に部分的に設
置される絶縁膜(535a)は多結晶シリコンの熱酸化
膜、ゲート電極(517a)はドープポリシリコンによ
って形成されている。また、活性層(533a)のソー
ス領域(533b)あるいはドレイン領域(538c)
はセルフアライメント方式により活性種がイオン打ち込
みされて活性化されて成っている。そして、ソース領域
(513b)、 ドレイン領域(531e)上にはア
ルミニウム(A1)から成り個別電極(554a)と一
体に形成されるソース電極(554a)あるいはドレイ
ン電極(548a)が構成されている。
このようにしてサーマルプリントヘッド(501)を構
成することにより、発熱抵抗部(551a)に原稿(4
01)を接触させて通過させることが可能であると共に
、装置の長尺化が可能となる。
成することにより、発熱抵抗部(551a)に原稿(4
01)を接触させて通過させることが可能であると共に
、装置の長尺化が可能となる。
第10図は本実施例のサーマルプリントヘッドの等価回
路の一例を示すもので、本実施例のサーマルプリントヘ
ッド(501)の動作について詳しく述べる。
路の一例を示すもので、本実施例のサーマルプリントヘ
ッド(501)の動作について詳しく述べる。
第10図に示すように、抵抗体(555a) 、 (5
55b)の一方の端子は共通に接続され、他方の端子は
駆動回路部(531a)、(531b)に接続されてい
る。
55b)の一方の端子は共通に接続され、他方の端子は
駆動回路部(531a)、(531b)に接続されてい
る。
この駆動回路部(511a)、(531b)は、Dタイ
プのフリップフロップ回路で構成されるシフトレジスタ
(811a)、(611b> 、ラッチ回路(615a
) 、 (815b)、ドライバ(611a)、(81
3b)から成ッテイル。
プのフリップフロップ回路で構成されるシフトレジスタ
(811a)、(611b> 、ラッチ回路(615a
) 、 (815b)、ドライバ(611a)、(81
3b)から成ッテイル。
第1の半導体チップ(511a)のCK端子(805a
)からクロック信号を入力し、SIN端子(807a)
からシフトレジスタ入力回路(617a)を介してクロ
ック信号に同期させて画像信号を入力させる。すると画
像信号はシフトレジスタ(611a)の各フリップフロ
ップ回路上を順次転送される。
)からクロック信号を入力し、SIN端子(807a)
からシフトレジスタ入力回路(617a)を介してクロ
ック信号に同期させて画像信号を入力させる。すると画
像信号はシフトレジスタ(611a)の各フリップフロ
ップ回路上を順次転送される。
第1の半導体チップ(511a)のシフトレジスタ(6
11a)の最終段のフリップフロップ回路に到達した画
像信号は、シフトレジスタ出力回路(819a)、入出
力端子(609a)、入出力パッド(721a)を介し
てリード配線(711)に達する。そして、リード配線
(711)から更に入出力パッド(721b)、入出力
端子(609b)を介して画像信号は第2の半導体チッ
プ(511b)のシフトレジスタ入力回路(1317b
)に入力される。
11a)の最終段のフリップフロップ回路に到達した画
像信号は、シフトレジスタ出力回路(819a)、入出
力端子(609a)、入出力パッド(721a)を介し
てリード配線(711)に達する。そして、リード配線
(711)から更に入出力パッド(721b)、入出力
端子(609b)を介して画像信号は第2の半導体チッ
プ(511b)のシフトレジスタ入力回路(1317b
)に入力される。
そして、第2の半導体チップ(511b)のシフトレジ
スタ(611b)を構成するフリップフロップ回路上を
画像信号は第2のCK端子(605b)から入力される
クロック信号に同期して順次転送されることとなる。
スタ(611b)を構成するフリップフロップ回路上を
画像信号は第2のCK端子(605b)から入力される
クロック信号に同期して順次転送されることとなる。
このようにして順次転送された画像信号は、第1の半導
体チップ(511a)および第2の半導体チップ(51
1b)のラッチ回路(e15a) 、 (615b)に
夫々保持され、LA端子(803a) 、 (603b
)からONの信号が印加されると、ドライバ(613a
) 、 (613b)を介して抵抗体(555a) 、
(555b)に所定の電圧が印加され、媒体に情報の
記録が成される。
体チップ(511a)および第2の半導体チップ(51
1b)のラッチ回路(e15a) 、 (615b)に
夫々保持され、LA端子(803a) 、 (603b
)からONの信号が印加されると、ドライバ(613a
) 、 (613b)を介して抵抗体(555a) 、
(555b)に所定の電圧が印加され、媒体に情報の
記録が成される。
マタ、図示しないがドライバ(613a)、(613b
) J:ENABLE端子を設はドライバ(813a)
、 (Blab)からの出力信号のパルス幅制御を行
うことにより、鮮明に情報を記録することが可能となる
。また、ENABLE端子に入力されるENABLE信
号を分割することにより1ライン内での分割駆動を行う
ことも可能となる。
) J:ENABLE端子を設はドライバ(813a)
、 (Blab)からの出力信号のパルス幅制御を行
うことにより、鮮明に情報を記録することが可能となる
。また、ENABLE端子に入力されるENABLE信
号を分割することにより1ライン内での分割駆動を行う
ことも可能となる。
また、上記構成のサーマルプリントヘッドで高速記録を
行う場合、上述した読取装置(101)同様にクロック
信号速度が高速化される。すると、リード配線(711
)の抵抗等によりシフトレジスタ入力信号が歪んできた
り、あるいは重なったりといったことが起こってしまう
。
行う場合、上述した読取装置(101)同様にクロック
信号速度が高速化される。すると、リード配線(711
)の抵抗等によりシフトレジスタ入力信号が歪んできた
り、あるいは重なったりといったことが起こってしまう
。
このような場合には、第1のシフトレジスタ出力回路(
filea)、第2のシフトレジスタ入力回路(B17
b)として、ライントライバ回路、ラインレシーバ回路
を夫々用いることにより、高速化を達成することができ
る。また、第1のシフトレジスタ出力回路(819a)
からの信号と基準電圧発生回路(図示せず)からの出力
とが接続されるOR回路(図示せず)を設けることによ
り、波形の歪みを整形することができる。
filea)、第2のシフトレジスタ入力回路(B17
b)として、ライントライバ回路、ラインレシーバ回路
を夫々用いることにより、高速化を達成することができ
る。また、第1のシフトレジスタ出力回路(819a)
からの信号と基準電圧発生回路(図示せず)からの出力
とが接続されるOR回路(図示せず)を設けることによ
り、波形の歪みを整形することができる。
上述したように、本実施例のサーマルプリントヘッド(
501)によれば、A4サイズあるいはB4サイズとい
った十分に大きな原稿に対しても、鮮明な記録が可能と
なった。
501)によれば、A4サイズあるいはB4サイズとい
った十分に大きな原稿に対しても、鮮明な記録が可能と
なった。
また、上述したようにサーマルプリントヘッド(501
)を構成することにより、各半導体チップ(511a)
、 (511b)の幅を小さくしても、半導体チップ
(511a) 、 (511b)間の接続が可能となる
。従って、1基板で多数の半導体チップ(511a)、
(511b)を形成することができ、装置の低廉化を達
成することができると共に、装置の小型化をも達成する
ことができる。
)を構成することにより、各半導体チップ(511a)
、 (511b)の幅を小さくしても、半導体チップ
(511a) 、 (511b)間の接続が可能となる
。従って、1基板で多数の半導体チップ(511a)、
(511b)を形成することができ、装置の低廉化を達
成することができると共に、装置の小型化をも達成する
ことができる。
[発明の効果]
以上詳述したように、本発明によれば、媒体通過領域外
で半導体チップの接続を行うため、媒体と半導体チップ
とを十分に近接させて走行させることができる。
で半導体チップの接続を行うため、媒体と半導体チップ
とを十分に近接させて走行させることができる。
従って、大きな媒体に対しても、精度の良い情報の読取
りあるいは記録が可能となる。
りあるいは記録が可能となる。
また、本発明によれば、複数のチップ幅の狭い半導体チ
ップの接続が可能となり、装置の小型化を達成すること
ができる。また、チップ幅の狭い半導体チップの使用が
可能となることから、1基板から多数の半導体チップが
取得でき、装置の低廉化を達成することができる。
ップの接続が可能となり、装置の小型化を達成すること
ができる。また、チップ幅の狭い半導体チップの使用が
可能となることから、1基板から多数の半導体チップが
取得でき、装置の低廉化を達成することができる。
第1図は本発明の一実施例に係る読取装置の概略斜視図
、第2図は第1図の読取装置の要部拡大図、第3図は第
1図の読取装置の概略断面図、第4図は第1図の読取装
置の等価回路図、第5図は第1図の読取装置の他の実施
例における等価回路図、第6図は第5図における読取装
置のタイミングチャート図、第7図は本発明の一実施例
に係るサーマルプリントヘッドの概略斜視図、第8図は
第7図のサーマルプリントヘッドの要部拡大図、第9図
は第7図のサーマルプリントヘッドの概略断面図、第1
0図は第7図のサーマルプリントヘッドの等価回路図を
示すものである。 (101)・・・読取装置 (111) 、 (511)・・・半導体チップ(30
1)、 (701)・・・保持基板(311) 、 (
711)・・・リード配線(321) 、 (721)
・・・入出力パッド(401)・・・原稿 (403)・・・原稿通過領域 (501)・・・サーマルプリントヘッド101読す家
1 ノ
、第2図は第1図の読取装置の要部拡大図、第3図は第
1図の読取装置の概略断面図、第4図は第1図の読取装
置の等価回路図、第5図は第1図の読取装置の他の実施
例における等価回路図、第6図は第5図における読取装
置のタイミングチャート図、第7図は本発明の一実施例
に係るサーマルプリントヘッドの概略斜視図、第8図は
第7図のサーマルプリントヘッドの要部拡大図、第9図
は第7図のサーマルプリントヘッドの概略断面図、第1
0図は第7図のサーマルプリントヘッドの等価回路図を
示すものである。 (101)・・・読取装置 (111) 、 (511)・・・半導体チップ(30
1)、 (701)・・・保持基板(311) 、 (
711)・・・リード配線(321) 、 (721)
・・・入出力パッド(401)・・・原稿 (403)・・・原稿通過領域 (501)・・・サーマルプリントヘッド101読す家
1 ノ
Claims (1)
- 【特許請求の範囲】 第1の動作部と、前記第1の動作部を駆動するための
第1の駆動回路部と、信号の入出力を行うための第1の
入出力パッドとを基板上に備えた第1の半導体チップと
、 第2の動作部と、前記第2の動作部を駆動するための第
2の駆動回路部と、信号の入出力を行うための第2の入
出力パッドとを基板上に備えて前記第1の半導体チップ
に直列に配列される第2の半導体チップと、 前記第1の半導体チップと前記第2の半導体チップとを
保持する保持基板とを備え、前記第1の半導体チップお
よび前記第2の半導体チップ上の媒体通過領域で媒体に
情報の記録あるいは媒体の情報の読取を行う半導体装置
であって、 前記第1の入出力パッドとおよび前記第2の入出力パッ
ドは前記第1の半導体チップおよび前記第2の半導体チ
ップの前記媒体通過領域外に形成されていることを特徴
とする半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2317699A JPH03289759A (ja) | 1990-03-08 | 1990-11-26 | 半導体装置 |
DE69126222T DE69126222T2 (de) | 1990-03-08 | 1991-03-07 | Gerät mit einer Reihe von Halbleiterchips, die elektrisch miteinander verbunden sind |
US07/666,047 US5260813A (en) | 1990-03-08 | 1991-03-07 | Image reading apparatus in which a series of semiconductor chips are electrically connected to each other |
EP91103505A EP0445814B1 (en) | 1990-03-08 | 1991-03-07 | An apparatus in which a series of semiconductor chips electrically connected to each other are incorporated |
US07/934,271 US5280304A (en) | 1990-03-08 | 1992-08-25 | Thermal print head in which a series of semiconductor chips are electrically connected to each other |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5486790 | 1990-03-08 | ||
JP2-54867 | 1990-03-08 | ||
JP2317699A JPH03289759A (ja) | 1990-03-08 | 1990-11-26 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03289759A true JPH03289759A (ja) | 1991-12-19 |
Family
ID=26395689
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2317699A Pending JPH03289759A (ja) | 1990-03-08 | 1990-11-26 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US5260813A (ja) |
EP (1) | EP0445814B1 (ja) |
JP (1) | JPH03289759A (ja) |
DE (1) | DE69126222T2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5452001A (en) * | 1993-10-22 | 1995-09-19 | Xerox Corporation | Serial pixel readout scheme for butted sensor chips in multi-chip input scanner |
US5625498A (en) * | 1995-08-22 | 1997-04-29 | Taiwan Liton Electronic Co Ltd | Lens assembly for optical scanners |
JPH10285331A (ja) * | 1997-04-10 | 1998-10-23 | Canon Inc | イメージセンサおよびこのイメージセンサを用いた情報処理装置 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4562485A (en) * | 1979-08-10 | 1985-12-31 | Canon Kabushiki Kaisha | Copying apparatus |
JPS596664A (ja) * | 1982-07-02 | 1984-01-13 | Toshiba Corp | 画像読取り装置 |
IT1183815B (it) * | 1985-05-03 | 1987-10-22 | Olivetti & Co Spa | Dispositivo di lettura digitale di documenti per apparecchiature di trasmissione e o riproduzione di immagini con compensazione in frequenza dei segnali di lettura |
JPH0771171B2 (ja) * | 1985-08-01 | 1995-07-31 | セイコーエプソン株式会社 | 密着型イメ−ジセンサ |
JPH0736593B2 (ja) * | 1985-08-01 | 1995-04-19 | セイコーエプソン株式会社 | 密着型イメ−ジセンサ |
DE3544182A1 (de) * | 1985-12-13 | 1987-06-19 | Heimann Gmbh | Kontaktbildsensorzeile |
JPS62213261A (ja) * | 1986-03-14 | 1987-09-19 | Canon Inc | 長尺素子アレイ部材 |
JPS62229970A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | イメ−ジセンサ |
DE3767025D1 (de) * | 1986-05-13 | 1991-02-07 | Heimann Gmbh | Kontaktbildsensorzeile. |
US5028935A (en) * | 1986-11-17 | 1991-07-02 | Calcomp Group, Sanders Associates, Inc. | Wide format thermal recording device |
KR970004849B1 (ko) * | 1987-06-25 | 1997-04-04 | 소니 가부시키가이샤 | 포토센서 |
JPH0777261B2 (ja) * | 1989-07-10 | 1995-08-16 | 三菱電機株式会社 | 固体撮像装置及びその組立方法 |
-
1990
- 1990-11-26 JP JP2317699A patent/JPH03289759A/ja active Pending
-
1991
- 1991-03-07 US US07/666,047 patent/US5260813A/en not_active Expired - Fee Related
- 1991-03-07 DE DE69126222T patent/DE69126222T2/de not_active Expired - Fee Related
- 1991-03-07 EP EP91103505A patent/EP0445814B1/en not_active Expired - Lifetime
-
1992
- 1992-08-25 US US07/934,271 patent/US5280304A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP0445814A2 (en) | 1991-09-11 |
EP0445814B1 (en) | 1997-05-28 |
EP0445814A3 (en) | 1992-08-19 |
US5260813A (en) | 1993-11-09 |
US5280304A (en) | 1994-01-18 |
DE69126222T2 (de) | 1998-01-02 |
DE69126222D1 (de) | 1997-07-03 |
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