JP2958500B2

JP2958500B2 - イメージセンサ

Info

Publication number: JP2958500B2
Application number: JP2314909A
Authority: JP
Inventors: 顕三原
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1990-11-20
Filing date: 1990-11-20
Publication date: 1999-10-06
Anticipated expiration: 2014-10-06
Also published as: JPH04184972A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ファクシミリ、イメージスキャナ等に用い
られるイメージセンサに関する。

〔従来の技術〕

イメージセンサには、駆動用IC回路の数を減らすため
に、主走査方向に並設した多数の受光素子を複数ブロッ
クに分割して受光素子アレイを形成し、各受光素子で発
生した原稿画像の電荷を、スイッチング素子である薄膜
トランジスタ（以下、TFTという）を駆動して各ブロッ
ク単位毎に時系列的に順次読み出す形式のTFT駆動型イ
メージセンサが知られている。

この形式のイメージセンサについて、第２図乃至第５
図により説明すると、ガラス基板１の主走査方向に多数
の受光素子２・・を並設し、これら受光素子２・・を各
ブロック2A、2B・・2N毎に分割して受光素子アレイを形
成するとともに、各ブロック単位毎に画像信号読み出し
用のTFT駆動回路3A、3B・・3Nが同様に主走査方向に並
設されている。さらに、TFT駆動回路3A、3B・・3Nから
読み出した画像信号を、第４図に示す駆動用IC回路16の
画像信号読み出しIC回路15に転送するマトリック回路4
A、4B・・4Nが（第２図においては、その出力線は図示
せず）同様に各TFT駆動回路3A、3B・・3N毎に設けられ
ている。一方、TFT駆動回路3A、3B・・3Nの各薄膜トラ
ンジスタ13・・を駆動するCr（クローム）ゲートライン
5A、5B・・5Nは、各TFT駆動回路3A、3B・・3N薄膜トラ
ンジスタ13・・の各、ゲートから、ガラス基板１の副走
査方向に引き出されている。また、Crゲートライン5A、
5B・・5Nの上層の層間絶縁層11を解して配設されたAl
（アルミニウム）ゲートライン6A、6B・・6Nは、コンタ
クト、ホール7A、7B・・7NによりCrゲートライン5A、5B
・・5Nに接続されている。このAlゲートライン6A、6B・
・6Nは、コンタクト・ホール7A、7B・・7NからAlゲート
ライン6Nの副走査方向への屈折点を基準方向Ｋとする位
置迄、ガラス基板１の主走査方向にそれぞれ異なった長
さLA、LB・・LNだけ右方に引き廻し延伸され、さらに、
副走査方向に曲げられて配設されてセンサ本体12に構成
する。次に、このセンサ本体12の上に、下面に設置され
た透明導電膜９を着膜したカバー・ガラス10を積層する
一方、マトリックス回路4A、4B・・4Nの出力線を駆動用
IC回路16の読み出しIC回路15に接続するとともに、Alゲ
ートライン6A、6B・・6Nをゲートパルス発生回路14に接
続してイメージセンサを構成する。

次に、読み取り作用を説明すると、ゲートパルス発生
回路14からAlゲートライン6A、6B・・6Nに順次駆動パル
スを時系列的に加えると、コンタクト・ホール7A、7B・
・7Nを介して順次Crゲートライン5A、5B・・5Nに入力さ
れ、TFT駆動回路3A、3B・・3Nの薄膜トランジスタ13・
・のゲートに入力され、各ブロック2A、2B・・2Nの画像
信号を順次読み出し、マトリックス回路4A、4B・・4Nを
介してこれに生じている図示しない浮遊容量に転送した
後、読み出しIC回路15に入力される。

〔発明が解決しようとする課題〕

上記したAlゲートライン6A、6B・・6Nの引き廻し配線
長LA、LB・・LNが相違する上、第３図に示すように、ガ
ラスカバー10の下面に着膜した静電器除去用の透明導電
膜９が接地されてアース電位になっているため、この導
電膜９と、イメージセンサ本体12に配設されているAlゲ
ートライン6A、6B・・6N、及びさらにこの下方に配設さ
れているCrゲートライン5A、5B・・5Nとの間にそれぞれ
浮遊容量が発生する。

なお、上記基準位置Ｋから副走査方向に配線長は短い
ため、これによる浮遊容量は小であってさほど問題にな
らず、従って、これを無視して以下に説明を続ける。

ところで、Crゲートラインに発生する浮遊容量は導電
膜９からの間隔が大なるため、浮遊容量による影響は小
さいが、導電膜９からの間隔が小さいAlゲートライン6
A、6B・・6Nに発生する浮遊容量は大きく、しかもそれ
ぞれの引き廻し浮遊容量は大きく、しかもそれぞれの引
き廻し長さが相違するため、各ゲートライン6A、6B・・
6Nのそれぞれの浮遊容量が相違する。

このため、第５図に示すように、ゲートパルス発生回
路14から出力されるパルスＰにそれぞれ相違するなまり
が発生し、つまり、立ち上がり波形の形状が相違するパ
ルスPA、PBが発生される。従って、各ブロックの薄膜ト
ランジスタのゲートに入力される画像信号のサンプリン
グ・ポイントの時間幅TOA、TOBが相違し、これにより薄
膜トランジスタをオンさせる時間幅が異なってくる。従
って、マトリックス回路4A、4B・・4Nの浮遊容量に転送
する転送効率に差異を生じ、各ブロックからの読み出し
た画像信号に傾きが発生するという問題がある。

また、この他に、周囲温度等の変動によりデータを転
送発熱体系の抵抗値が変動し、これによりイメージセン
サの全薄膜トランジスタのゲートをオンさせるレベルが
同時的に変動する場合にも、なまりのそれぞれ相違する
パルスPA、PBが各薄膜トランジスタに加えられると、薄
膜トランジスタをオンさせる時間幅がそれぞれ異なり、
このため転送効率がそれぞれ変動し、画像信号に傾きが
発生する問題がある。

本発明は、上記した問題に鑑みてなれたもので、その
目的とするところは、各Alゲートラインと、カバーガラ
スの導電膜との間で発生する浮遊容量の均等化をはか
り、これにより読み出しパルスに発生するなまりを均等
化し、もって、各ブロックから読み出す画像信号の傾き
をなくすことが可能なイメージセンサを提供するにあ
る。

〔課題を解決するための手段〕

本発明は、上記課題を解決するために、複数のブロッ
クで形成し主走査方向に配設した複数の受光素子、駆動
パルスにより前記複数の受光素子で発生した電荷を前記
ブロック毎に転送する複数の駆動回路、該複数の駆動回
路のそれぞれに駆動パルスを供給するために副走査方向
に配設した複数の第１のゲートライン、及び前記第１の
ゲートラインを覆う層間絶縁層の上に主走査方向に配設
されて前記第１のゲートラインと交叉部のコンタクトホ
ールで接続されパルス発生回路から前記駆動パルスが印
加される複数の第２のゲートラインを備えると共に、上
面に接地された透明導電膜を着膜したカバーガラスが積
層されているイメージセンサにおいて、前記第２のゲートラインの前記パルス発生回路に向け
て副走査方向に屈折する屈折点における基準点から、主
走査方向に配設した該第２のゲートラインの各線長を均
等にするとともに、前記第２のゲートラインの各線幅
を、それぞれが同一幅を持つ第１のゲートラインの線幅
と均等にすることにより、前記透明導電膜と前記第２のゲートラインとの間に発
生する浮遊容量を均等化することを特徴とする。

〔作用〕

ガラス基板に配設されるゲートラインの引き廻し長さ
及び幅を均等にすることにより、カバーガラスの有する
導電膜とゲートラインとの間に発生する浮遊容量を均等
化し、スイッチング素子に印加されるゲートパルスのな
まりの均等化をはかり、画像信号の傾きを除去する。

〔実施例〕

以下に本発明の詳細を、添付した図面により説明す
る。

第１図は本発明のイメージセンサの実施例の平面図を
示すものである。なお、本発明の実施例は第２図乃至第
４図に示すものとはAlゲートラインの引き廻しの構成を
除いてほぼ同様な構成を有するものであり、これら図面
を以下の説明において必要に応じて引用するものの、本
発明はこれに限定されるものではない。

ガラス基板１の主走査方向に配設された多数の受光素
子２・・を、例えば32ビット、もしくは64ビット毎に１
ブロックとする複数のブロック2A、2B・・2Nを形成する
一方、各受光素子２・・に接続した薄膜トランジスタ13
・・を備えるTFT駆動回路3A、3B・・3N・・を各ブロッ
ク2A、2B・・2N毎に配線し、さらにこのTFT駆動回路3
A、3B・・3Nからの画像信号を読み出し回路15に転送す
るためのマトリックス回路4A、4B・・4NがTFT駆動回路
毎に配設されている。また、TFT駆動回路3A、3B・・3N
の薄膜トランジスタ13・・のゲート電極に接続する、そ
れぞれが同一幅を有するCrゲートライン5A、5B・・5N
が、ガラス基板１の副走査方向に向けて配設されてい
る。さらに、層間絶縁層11を介し、ガラス基板１の主走
査方向に、それぞれがCrゲートライン5A、5B・・5Nの幅
と均等幅を有するとともに、同一引き廻し長さＬ（基準
位置Ｋ迄の長さを有するAlゲートライン8A、8B・・8Nが
直線状に配設され、これらをCrゲートライン5A、5B・・
5Nと交叉する部分に設けたコンタクト・ホール7A、7B・
・7Nを介してCrゲートライン5A、5B・・5Nと接続されて
いる。

このように、Alゲートライン8A、8B・・8Nがそれぞれ
均等幅を有するとともに、引き廻し長さＬが均等になる
ように配設してあるため、ガラスカバー10の下面の透明
導電層11と各Alゲートライン8A、8B・・8Nとの間に発生
する浮遊容量が均等になる。このため、ゲートパルス発
生回路14から出力される駆動パルスがAlゲートライン8
A、8B・・8Nに印加されても、TFT駆動回路3A、3B・・3N
の薄膜トランジスタのゲートに入力されるパルスに均等
ななまりが与えられる。従って、この均等ななまりを有
するパルスがTFT駆動回路3A、3B・・3Nの薄膜トランジ
スタ13・・のゲートに入力されると、各ブロック2A、2B
・・2Nの受光素子２・・の信号電荷は、均等な転送効率
にてマトリックス回路4A、4B・・4Nに生じている図示し
ない浮遊容量に転送され、これにより画像信号に傾きを
与えるとなくそれを取り出すことが出来る。

なお、実施例では、各Alゲートライン8A、8B・・8Nを
最左端のコンタクト・ホール7Aよりもさらにガラス基板
１の左端迄引き廻すように構成したが、最左端のコンタ
クト・ホール7A迄延設するように構成しても、同様な効
果を奏することが可能である。

〔発明の効果〕

以上述べたように本発明によれば、複数の受光素子を
１ブロックとし、該ブロックを複数有する受光素子アレ
イと、複数の受光素子で発生した電荷を各ブロック毎に
転送する複数のスイッチング素子と、スイッチング素子
に接続されたゲートラインを駆動して電荷を画像信号と
して出力する読み取り回路とを備えるイメージセンサに
おいて、スイッチング素子を駆動する各ゲートラインの
長さ及び幅を均等になるように構成したので、イメージ
センサの上面に設けたカバーガラス下面の導電膜とAlゲ
ートラインとの間に発生する浮遊容量を均等化すること
が可能となり、このため各TFT駆動回路に印加される駆
動パルスをすべて均等ななまりを有するように形成する
ことが出来、従って、スイッチング回路の駆動周波数を
高くし、これにより転送効率が変動しても、各ブロック
から同一の転送効率にて画像信号を読み出すことが可能
となり、これにより、画像信号に傾きを与えることなく
取り出すことが出来る。

【図面の簡単な説明】

第１図は本発明のイメージセンサの平面図、第２図は従
来のイメジセンサの平面図、第３図は従来のイメージセ
ンサの概略的断面図、第４図は従来のイメージセンサの
電器回路図、第５図は読み出しパルスとそのなまりパル
スの発生を示す図である。１……ガラス基板、２……受光素子、2A、2B乃至2N……
受光素子ブロック、3A乃至3N……TFT駆動回路、4A乃至4
N……マトリックス回路、5A乃至5N……Crゲートライ
ン、7A乃至7N……コンタクト・ホール、8A乃至8N……Al
ゲートライン、

Claims

(57)【特許請求の範囲】

【請求項１】複数のブロックで形成し主走査方向に配設
した複数の受光素子、駆動パルスにより前記複数の受光
素子で発生した電荷を前記ブロック毎に転送する複数の
駆動回路、該複数の駆動回路のそれぞれに駆動パルスを
供給するために副走査方向に配設した複数の第１のゲー
トライン、及び前記第１のゲートラインを覆う層間絶縁
層の上に主走査方向に配設されて前記第１のゲートライ
ンと交叉部のコンタクトホールで接続されパルス発生回
路から前記駆動パルスが印加される複数の第２のゲート
ラインを備えると共に、上面に接地された透明導電膜を
着膜したカバーガラスが積層されているイメージセンサ
において、前記第２のゲートラインの前記パルス発生回路に向けて
副走査方向に屈折する屈折点における基準点から、主走
査方向に配設した該第２のゲートラインの各線長を均等
にするとともに、前記第２のゲートラインの各線幅を、
それぞれが同一幅を持つ第１のゲートラインの線幅と均
等にすることにより、前記透明導電膜と前記第２のゲートラインとの間に発生
する浮遊容量を均等化することを特徴とするイメージセ
ンサ。