JPH03265038A - アドレス記憶制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアドレス記憶制御方式、特にＣＰＵが出力する
アドレスおよび有効情報を格納して、処理の実行過程を
記録するためのアドレス記憶制御方式に関する。

〔従来の技術〕

従来、この種のアドレス記憶制御方式は、ＣＰＵが出力
するアドレスおよび有効情報の全てをメモリに格納する
という制御を行なっている。

〔発明が解決しようとする課題〕

上述した従来のアドレス記憶制御方式は、ＣＰＵが出力
するアドレスおよび有効情報を全てメモリに格納してい
るので、限られた容量のメモリに不必要な範囲のアドレ
スおよび有効情報も格納され、必要な範囲のアドレスお
よび有効情報が格納されないとか、格納されてもその量
が少なく、充分な情報が得られない場合があるという問
題点がある。

〔課題を解決するための手段〕

本発明のアドレス記憶制御方式は、処理の実行過程を記
録するためにＣＰＵが出力するアドレスおよび有効情報
を格納するアドレス記憶制御方式において、格納を必要
としないアドレスの範囲を設定する複数のアドレス範囲
設定手段と、このアドレス範囲設定手段のそれぞれに設
定したアドレス範囲とＣＰＵが出力するアドレスとを比
較し設定範囲外検出信号を出力するアドレス範囲設定手
段に対応して設けられたアドレス比較手段と、このアド
レス比較手段の総てが設定範囲外検出信号を出力したと
き格納パルスを出力する格納条件判定手段と、この格納
条件判定手段が格納パルスを出力したときＣＰＵが出力
するアドレスおよび有効情報を格納する記憶手段とを有
することにより構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例のブロック図で、処理の実行
を行なうＣＰＵＩと、ＣＰＵＩからアドレスを出力する
アドレスバス７とＣＰＵＩからの有効情報を出力するデ
ータバス８とに接続され、処理の実行過程を格納するた
めの記憶装置２と、記憶装置２に格納する必要のないＣ
ＰＵ１からのアドレスの範囲を設定するためのＮ個のア
ドレス範囲設定部３１．〜３Ｎと、ＣＰＵＩからアドレ
スバス７に出力されるアドレスとアドレス範囲設定部３
１．〜３Ｎのそれぞれの設定値とを比較し、設定範囲外
検出信号を出力するアドレス比較部４１、〜４Ｎと、ア
ドレス比較部４１．〜４Ｎの全てが設定範囲外検出信号
を出力した場合に格納パルスを出力する条件判定部５と
、この格納パルスを受けると記憶装置２へ格納用のアド
レスを出力していた値を１加算する格納アドレスカウン
ト部６とが示されている。

以上の構成において、処理の実行過程の格納を開始させ
る前に、アドレス範囲設定部３１．〜３Ｎのそれぞれに
設けられている最小アドレス格納部３０１および最大ア
ドレス格納部３０２に、格納する必要のないＣＰＵ１か
ら出力されるアドレスの範囲を設定しておく。従ってア
ドレスの範囲設定はＮ個まで可能となるが、Ｎ個以下の
場合は必要でないアドレス範囲設定部の内容は総てクリ
アしておく。

そこでＣＰＵＩが処理の実行を開始し、アドレスバス７
にアドレスが出力されると、アドレス比較部４１．〜４
Ｎはそれぞれアドレスバス７のアドレス範囲設定部に設
定されているアドレス値の最小値と最大値とを比較して
、範囲外であれば設定範囲外検出信号を出力する。条件
判定部５は全てのアドレス比較部４１〜４Ｎから設定範
囲外検出信号を受けると、格納パルスを出力する。そこ
で記憶装置２はこの格納パルスを受けると、既に格納ア
ドレスカウント部６から受けているアドレスに、アドレ
スバス７およびデータバス８が出力しているアドレスお
よび有効情報を格納する。また、格納アドレスカウント
部６は内部のカウンタを１加算して、次のアドレス値を
出力する。一方、条件判定部５は、アドレス比較部４１
．〜４Ｎのうちの少なくとも１個から規定範囲外検出信
号を受けなかった場合には、格納パルスを出力しないの
で、このときのアドレスバス７およびデータバス８のア
ドレスおよび有効情報は記憶装置２に格納されることが
なく、格納アドレスカウント部６のアドレス出力も変化
しない。以上の動作はアドレスバス７からアドレスが出
力されるごとに繰返される。

〔発明の効果〕

以上説明したように本発明のアドレス記憶制御方式は、
ＣＰＵから出力される不必要な範囲のアドレスおよび有
効情報が、処理の実行過程を格納する記憶装置に格納さ
れてことを防ぎ、メモリの使用効率を上げることができ
、同じ容量のメモリでより多くの必要なアドレスおよび
有効情報を格納することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図である。 １・・・ＣＰＵ、２・・・記憶装置、５・・・条件判定
部、６・・・格納アドレスカウント部、７・・・アドレ
スバス、８・・・データバス、３１．〜３Ｎ・・・アド
レス範囲設定部、４１．〜４Ｎ・・・アドレス比較部。

Claims (1)

【特許請求の範囲】
1. 処理の実行過程を記録するためにＣＰＵが出力するアド
   レスおよび有効情報を格納するアドレス記憶制御方式に
   おいて、格納を必要としないアドレスの範囲を設定する
   複数のアドレス範囲設定手段と、このアドレス範囲設定
   手段のそれぞれに設定したアドレス範囲とＣＰＵが出力
   するアドレスとを比較し設定範囲外検出信号を出力する
   アドレス範囲設定手段に対応して設けられたアドレス比
   較手段と、このアドレス比較手段の総てが設定範囲外検
   出信号を出力したとき格納パルスを出力する格納条件判
   定手段と、この格納条件判定手段が格納パルスを出力し
   たときＣＰＵが出力するアドレスおよび有効情報を格納
   する記憶手段とを有することを特徴とするアドレス記憶
   制御方式。