JPH03249876A

JPH03249876A - Ｈｄｔｖ用３値同期信号発生装置

Info

Publication number: JPH03249876A
Application number: JP1238803A
Authority: JP
Inventors: Tadahiko Sakamoto; 坂本　忠彦
Original assignee: Nippon Columbia Co Ltd
Current assignee: Nippon Columbia Co Ltd
Priority date: 1989-09-14
Filing date: 1989-09-14
Publication date: 1991-11-07
Anticipated expiration: 2010-06-21
Also published as: JPH0759044B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、高密度テレビジョンにおけるディジタルビデ
オ信号処理回路に関するものである。

（従来の技術）第８図は、従来のＢＴＡ規格に準するＨＤＴＶディジタ
ルビデオ信号処理回路における３値開期信号発生回路の
ブロック図である。図中、ＦＤは分周器、ＨＣは水平カ
ウンター、ＶＣは垂直カウンター、ＨＭは水平メモリ、
ＶＭは垂直メモリ、ＨＬ、ＶＬはラッチ回路、ＣＴは制
御回路、ＡＤは加算器、ＢＦはバッファ回路である。分
周器ＦＤには、水平走査周波数ｆＨを３３．７５ＫＨ２
として、２２００ｘ３３．７５ＫＨ２＝７４．２５ＭＨ２のサン
プリングクロック５ＣＬＫが加えられる。

分周器ＦＤは、これを４４分周し、分周したクロックを
水平カウンターＨＣで計数し、５０個を１水平周期とし
、そのカウンター出力をアドレスとして水平メモリＨＭ
を読み出す。垂直カウンタＶＣは、この１水平周期の出
力をクロックとして１１２５個を計数して１フレ一ム周
期とし、そのカウンタ出力をアドレスとして垂直メモリ
ＶＭを読み出し、これら２つのメモリの読み出し出力を
ラッチ回路ＨＬ％ＶＬでそれぞれラッチし、その出力に
より制御回路ＣＴで形成された２つのディジタル信号を
加算して３値信号として同期信号を得るものである。こ
こで水平メモリＨＭには、同期信号のパターンが記憶さ
れている。このパターンは、第９国花に示すように、３
値開期信号であるから、同図右に示すように１ビツト２
つの同期信号に分けてみることができ、したがって、水
平メモリＨＭは、１パターン当り２ビツトを必要とする
ものである。

第２図は、同期信号の概略を説明するための波形図であ
る。飛び越し走査における垂直ブランキング期間は、上
述した１１２５個の１フレームにおいて１１２１〜４０
と５５８〜６０２のライン番号のそれぞれ４５個の水平
周期を中心として説明する。それ以外のライン番号にお
いては、ＲＧＢ信号として示したように画像信号が存在
する。

この垂直ブランキング期間における同期信号（ＳＹＮＣ
信号）のパターンは、■〜■として示したように５つの
パターンが存在している。ＶＤ信号は垂直偏向信号、Ｖ
−ＢＬ倍信号垂直ブランキング信号である。したがって
、第８図の水平メモリＨＭには、これら５つのパターン
を記憶しておき、それらを外部で選択するものであるか
ら、２ビツト×５パターン＝１０ビツトを必要とする。通常メモリＩＣは、８ビツト構成である
から水平メモリのＲＯＭは、最低でも２個必要となり、
さらにラッチ回路も同様となる。メモリＩＣは、コスト
的にもウェイトが大きく、消費電力も大きいから、ＨＤ
ＴＶａ値同期信号では、メモリが大きくなることは問題
である。

（発明が解決しようとする課題）本発明は、上記の問題点を解決するためになされたもの
で、比較的簡単な構成により水平メモリのためのＲＯＭ
を増やすことなく、僅かな回路により等価パルスを含め
たＨＤＴＶａ値同期信号を発生できる同期信号発生装置
を提供することを目的とするものである。

（課題を解決するための手段）本発明は、ＨＤＴＶ用３値同期値開発生装置において、
１水平周期内における水平位置に対応した値を有する所
定の複数の２ビット信号を記憶する記憶手段と、前記記
憶手段に記憶された２ビット信号を選択する複数の水平
位置選択信号を記憶する水平位置選択信号記憶手段と、
ライン番号に応じて前記水平位置選択信号を選択する水
平位置選択信号選択手段とを有することを特徴とするも
のである。

水平位置選択信号によって選択される信号として、水平
位置に依存されない固定のビット信号を含めることがで
きる。

（作　用）本発明は、ＨＤＴＶ用３値同期値開発生装置において、
１水平周期内における水平位置に対応した値を有する第
２図の■のような３値信号を２ビット化し、第５図の５
ＹＮＣＩ、５ＹＮＣ２のように記憶するとともに、記憶
された信号を選択する第５図のＨ５Ｉ、Ｈ８２，Ｈ５３
，Ｈ８４のようなパターンの複数の水平位置選択信号を
記憶し、第６図のＶＧ、ＶＳＩ、ＶＳ２のようなライン
番号に応じたパターンの信号によって水平位置選択信号
を選択してＨＤＴＶＳ値同期信号と同等なディジタル信
号を得るものである。

（実施例）第１図は、本発明の一実施例を説明するためのブロック
図である。図中、Ｏ２０はサンプリングクロック５ＣＬ
Ｋを発生するサンプリングパルス発振器、ＦＤは、前記
クロック５ＣＬＫを分周する分周器、ＨＣおよびＶＣは
、水平および垂直カウンター、ＨＭおよびＶＭは、水平
および垂直メモリでＲＯＭで構成されている。ＬＳ１５
３及びＬＳ１５７は選択回路であり、これらにより制御
回路が構成される。ＨＬ、ＶＬ、ＭＬはラッチ回路、Ｈ
ＣＯ３はアンド回路、ＡＤは加算器、ＢＦはバッファ回
路である。サンプリングパルス発振器ＯＳＣは、例えば
、７４．２５ＭＨ２を発振する。分周器ＦＤは、上記し
たサンプリングパルスを１７４４に分周し、１水平周期
を５０分割するクロックＣＫＩを得るものである。水平
カウンターＨＣはクロックＣＫＩをカウントする１６進
カウンターであり、その出力が水平メモリのアドレスと
なっている。水平メモリには、５０分割した１水平期間
中の各レベルを第５図に示したように５ＹＮＣＩ、５Ｉ
ＮＣ２，Ｈ８Ｉ、Ｈ８２，Ｈ８３、Ｈ３４と、回路を簡
単にするための水平カウンターリセット信号ＨＲ８Ｔが
記憶されている。

このＨＲ８Ｔ信号により、シンクロナスカウンターで作
られた水平カウンターＨＣをリセットし、５０周期のカ
ウンターを実現している。また、水平カウンターの出力
の６ビツト目であるＱ５は反転して、垂直カウンターＶ
ＣのクロックＣＫ２となっている。ＣＫ２の立上がりで
垂直カウンターＶＣがカウントを開始し、その出力が垂
直メモリーのアドレスとなっている。垂直メモリーには
、１１２５分割された１フレ一ム期間中のレベルを第６
図で示したようなＶＧ、ＶＳＩ、ＶＳ２と回路を簡単に
するための垂直カウンターリセット信号ＶＲ３Ｔを記憶
させである。このＶＲ３Ｔ信号により、シンクロナスカ
ウンターで作られた垂直カウンターをリセットし、１１
２５周期のカウンターを実現している。

選択回路ＬＳ１５３．ＬＳ１５７よりなる制御回路を第
７図に示す。一方の選択回路ＬＳ１５３は、入力端子Ｃ
Ｏ〜Ｃ３、制御端子Ｇ、Ａ、Ｂ。

出力端子Ｙを有し、Ｇへの入力が１であれば、Ａ。

Ｂの入力に関係なく出力ＹはＯ，Ｇへの入力がＯであれ
ば、Ａ、Ｂの入力に依存して入力ＣＯ〜Ｃ３が選択され
る。すなわち、Ａ、Ｂの入力が、０゜Ｏの場合はＣ０１
１，Ｏの場合はＣ１，０，１の場合はＣ２，１，１の場
合はＣ３が選択され、出力Ｙは、これらＣＯ〜Ｃ３の値
に応じた出力となる。選択回路ＬＳ１５７は、Ｓ入力が
Ｌのときは、ＩＡ、２Ａの入力である５ＹＮＣＩ、５Ｙ
ＮＣ２を、出力ＩＹ、２Ｙに５ＹＮＣＩ’　５ＹＮＣ２
’として出力し、Ｓ入力がＨのときは、水平アドレスに
依存されないＩＢ、２Ｂの入力であるＨおよびＬ電位を
５ＹＮＣＩ’　５ＹＮＣ２’として出力する。

次に動作について説明する。

第６図におけるＲＯＭアドレスの０〜４および５６３〜
５６６では、ＶＧがＨレベルであるのでＬＳ１５３のＳ
入力がＨとなり、出力はＬとなる。

したがって、ＬＳ１５７のＳ人力がＬとなり、ＬＳ１５
７の出力ＩＹ、２Ｙには、第５図に示した５ＹＮＣＩ、
５ＹＮＣ２が出力される。これらを後述のように加算す
ると、第２図におけるライン番号１〜５および５６４〜
５６７に相当する信号が得られる。

上記以外の、つまり、第６図におけるＶＧがＬレベルで
ある間は、ＶＳＩ、ＶＳ２により、ＬＳ１５３の入力が
選択され、したがって第６図のＲＯＭアドレス５ではＶ
ＳＩがＨでＶＳ２がＬなので、ＬＳ１５３のＡ入力がＨ
でＳ人力がＬとなり、ＬＳ１５３のＣ１人力が選択され
、出力Ｙには第５図に示したＨ８２が出力され、ＬＳ１
５７のＳ入力へ入る。したがって、Ｈ３２がＬの間はＬ
Ｓ１５７の出力ＩＹには５ＹＮＣＩ、２Ｙには５ＹＮＣ
２が出力され、Ｈ３２がＨのときは、ＩＹにはＨ，２Ｙ
にはＬが出力される。これらを加算すると、第２図にお
けるライン番号６に相当する信号が得られる。

第６図におけるＲＯＭアドレス６〜５６１と５６８〜１
１２４ｔ−はｖＳｌがＬレベルでＶＳ２がＬレベルであ
るので、第１図ＬＳ１５３のＡ入力がＬでＳ人力がＬと
なり、ＬＳ１５３の００人力が選択され、出力Ｙには第
５図に示したＨ３Ｉが出力され、ＬＳ１５７のＳ入力へ
入る。したがって、Ｈ８ＩがＬの間はＬＳ１５７の出力
ＩＹには５ＹＮＣＩ、２Ｙには５ＹＮＣ２が出力され、
Ｈ８１がＨのときは、ＩＹにはＨ，２ＹにはＬが出力さ
れる。これらを加算すると、第２図におけるライン番号
７〜５６２および５６９〜１１２５に相当する信号が得
られる。

第６図におけるＲＯＭアドレス５６２では、ＶＳｌがＬ
レベルでＶＳ２がＨレベルでなので、第１図のＬＳ１５
３のＡ入力がＬでＳ人力がＨとなり、ＬＳ１５３の０２
人力が選択され、出力Ｙには、第５図に示したＨ３３が
出力され、ＬＳ１５７のＳ入力へ入る。したがって、Ｈ
３３がＬの間はＬＳ１５７の出力ＩＹには５ＹＮＣＩ、
２Ｙには５ＹＮＣ２が出力され、Ｈ８３がＨのときは、
ＩＹにはＨ，２ＹにはＬが出力される。これらを加算す
ると、第２図におけるライン番号５６３に相当する信号
が得られる。

最後に、第６図におけるＲＯＭアドレス５６７では、Ｖ
ＳＩがＨレベルで、ＶＳ２がＨレベルなので、第１図の
ＬＳ１５３のＡ入力、８人力ともにＨとなり、０３人力
が選択され、出力Ｙには第５図に示したＨ６４が出力さ
れ、ＬＳ１５７のＳ人力へ入る。したがって、Ｈ３４が
Ｌの間はＬＳ１５７の出力ＩＹには５ＹＮＣＩ、２Ｙに
は５ＹＮＣ２が出力され、Ｈ８４がＨのときは、ＩＹに
はＨ，２ＹにはＬが出力される。これらを加算すると、
第２図におけるライン番号５６８に相当する信号が得ら
れる。

制御回路から出力された第１図ＬＳ１５７のＩＹ、２Ｙ
よりの出力は、ラッチ回路でクロックパルスＣＫＩによ
りラッチされ、ＣＭＯＳゲートであるアンド回路ＨＣＯ
３を通り、はぼ０〜５Ｖの振幅をもった波形となる。そ
の後可変抵抗器により、振幅を０．３Ｖに調整され、加
算器により加算される。また、加算器では、レベルシフ
トを行い、出力が±０．３Ｖになるようにしている。加
算器の出力はバッファを通り、出力される。

以上、第１図を用いて、実施例の動作について説明した
。本実施例では、同期パターンを第５３図のように２ビ
ツト化したが、他の例として、第４図のように５ＹＮＣ
Ｉ、５ＹＮＣ２を２ビツト化しても効果は同じである。

ただしその場合、第１図のＬＳ１５７のＩＢＳ人力２Ｂ
人力の変更があることに注意しなければならない。また
、第１図の加算器も、必要に応じて減算器あるいは反転
加算器にすることができる。

（発明の効果）以上の説明から明らかなように、本発明によれば、ＲＯ
Ｍや周辺回路を削減でき、コストダウンや消費電力の低
減、回路規模の縮小を期待でき、同期信号のパターンが
、例えば、上述したような５種である場合は、水平メモ
リが６ビツトで済み、比較的簡単な回路で、ＢＴＡ規格
に準じたＨＤＴＶ３値同期信値開発生できる効果がある
。

【図面の簡単な説明】

第１図は、本発明の一実施例を説明するためのブロック
図、第２図は、１フレームにおける同期信号のパターン
の波形図、第３図、第４図は、３値信号の基本パターン
の異なる実施例の説明図、第５図は、水平メモリの一例
を示す波形図、第６図は、垂直メモリの一例を示す波形
図、第７図は、制御回路の一例のブロック図、第８図は
、従来例のＨＤＴＶａ値同期信号発生装置のブロック図
、第９図は、３値開期信号の説明図である。Ｏ２０・・・サンプリングパルス発振器、ＦＤ・・・分
周器、ＨＣ・・・カウンター、ＶＣ・・・垂直カウンタ
ー、ＨＭ・・・水平メモリ、ＶＭ・・・垂直メモリ、Ｌ
Ｓ１５３、ＬＳ１５７・・・選択回路、ＨＬ、ＶＬ、Ｍ
Ｌ・・・ラッチ回路、ＡＤ・・・加算器。

Claims

【特許請求の範囲】

　１水平周期内における水平位置に対応した値を有する
所定の複数の２ビット信号を記憶する記憶手段と、前記
記憶手段に記憶された２ビット信号を選択する複数の水
平位置選択信号を記憶する水平位置選択信号記憶手段と
、ライン番号に応じて前記水平位置選択信号を選択する
水平位置選択信号選択手段とを有することを特徴とする
ＨＤＴＶ用３値同期信号発生装置。