JPH03242927A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH03242927A JPH03242927A JP3995590A JP3995590A JPH03242927A JP H03242927 A JPH03242927 A JP H03242927A JP 3995590 A JP3995590 A JP 3995590A JP 3995590 A JP3995590 A JP 3995590A JP H03242927 A JPH03242927 A JP H03242927A
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はりフトオフ法を用いた砒化ガリウム（以下Ｇａ
Ａｓと記す〉半導体装置の電極形成方法に関する。
Ａｓと記す〉半導体装置の電極形成方法に関する。
従来の技術
近年ＧａＡｓの上に直接電極を形成したショトキ構造の
デバイスが、ＦＥＴ、ダイオードをはじめとしてますま
す多用されてきている。以下に従来のＧａＡｓ半導体の
電極形成方法について説明する。
デバイスが、ＦＥＴ、ダイオードをはじめとしてますま
す多用されてきている。以下に従来のＧａＡｓ半導体の
電極形成方法について説明する。
第４図は従来のＧａＡｓ半導体の電極形成方法を示し、
第４図（ａ）は金属蒸着工程後のデバイスの断面図、第
４図（ｂ）はリフトオフ工程後のデバイスの断面図を示
す。
第４図（ａ）は金属蒸着工程後のデバイスの断面図、第
４図（ｂ）はリフトオフ工程後のデバイスの断面図を示
す。
第４図（ａ）に示すように、まず、ＧａＡｓ１２上にリ
フトオフ法のスペーサとして用いる厚さ５０００Ａの５
ｉ０２層１１を形成し、この上にレジスト層１３を形成
する。こののち、電極を形成したい箇所をホトエツチン
グ法によりレジスト層１３をマスクとして５ｉ０２層１
１に窓あけをする。次に、ＧａＡｓ １２の上および前
記レジスト層１３の上に蒸着により厚さ５００ＡのＴｉ
層１４を形成する。さらに、前記Ｔｉ層１４の上に蒸着
により厚さ１００ＯＡのＰｔ層１５を形成する。続いて
前記Ｐｔ層１５の上に蒸着により厚さ３０００ＡのＡｕ
層１６を形成する。
フトオフ法のスペーサとして用いる厚さ５０００Ａの５
ｉ０２層１１を形成し、この上にレジスト層１３を形成
する。こののち、電極を形成したい箇所をホトエツチン
グ法によりレジスト層１３をマスクとして５ｉ０２層１
１に窓あけをする。次に、ＧａＡｓ １２の上および前
記レジスト層１３の上に蒸着により厚さ５００ＡのＴｉ
層１４を形成する。さらに、前記Ｔｉ層１４の上に蒸着
により厚さ１００ＯＡのＰｔ層１５を形成する。続いて
前記Ｐｔ層１５の上に蒸着により厚さ３０００ＡのＡｕ
層１６を形成する。
こののち、第４図（ｂ）に示すように、レジスト層１３
の上に蒸着により形成されたＴｉ層１４．Ｐｔ層１５．
Ａｕ層１６の各金属層をリフトオフ工程でレジスト層１
３とともに除去し、ＧａＡｓ１Ｚ上の所望の電極形成箇
所にＴｉ層１４．Ｐｔ層１５゜Ａｕ層１６の各金属層で
構成された電極を形成する。
の上に蒸着により形成されたＴｉ層１４．Ｐｔ層１５．
Ａｕ層１６の各金属層をリフトオフ工程でレジスト層１
３とともに除去し、ＧａＡｓ１Ｚ上の所望の電極形成箇
所にＴｉ層１４．Ｐｔ層１５゜Ａｕ層１６の各金属層で
構成された電極を形成する。
発明が解決しようとする課題
このような従来の電極形成方法では、第４図（ｂ）に示
すように、Ａｕ層１６がＴｉ層１４．Ｐｔ層１５からな
る下層電極の端面部でＧａＡｓ １２と直接接触してい
るため、電極形成後の熱処理工程によりショトキ特性か
ら一部オーミック特性にがわり、リーク電流が増加する
という課題を有していた。これはＧａＡｓ１２に直接Ａ
ｕ１６を蒸着し、熱処理によりショトキ特性がらオーミ
ック特性にかわることが「ア ケミカル アンド スト
ラクチュラル インへスティゲーション オブショット
キ アンド オーミック Ａ ｕ ／ Ｇ ａ Ａ ｓ
コンタクト」（デイ、コールマン等、ジェ・バキューム
・サイエンス テクノロジ １９８７年 ページ１５２
１〜１５２５）＋ “Ａ Ｃｈｅｍｉｃａｌａｎｄ
５ｔｒｕｃｔｕｒａｌ ｉｎｖｅｓｔｉｇａｔｉ
ｏｎ ｏｆ ５ｈｏｔｔｋｙ ａｎｄＯｈｍｉｃ
Ａｕ／ＧａＡｓ ｃｏｎｔａｃｔｓ（Ｄ、Ｃｏｕ
ｌｍａｎ ｅｔ ａｌ Ｊ、Ｖａｃ。
すように、Ａｕ層１６がＴｉ層１４．Ｐｔ層１５からな
る下層電極の端面部でＧａＡｓ １２と直接接触してい
るため、電極形成後の熱処理工程によりショトキ特性か
ら一部オーミック特性にがわり、リーク電流が増加する
という課題を有していた。これはＧａＡｓ１２に直接Ａ
ｕ１６を蒸着し、熱処理によりショトキ特性がらオーミ
ック特性にかわることが「ア ケミカル アンド スト
ラクチュラル インへスティゲーション オブショット
キ アンド オーミック Ａ ｕ ／ Ｇ ａ Ａ ｓ
コンタクト」（デイ、コールマン等、ジェ・バキューム
・サイエンス テクノロジ １９８７年 ページ１５２
１〜１５２５）＋ “Ａ Ｃｈｅｍｉｃａｌａｎｄ
５ｔｒｕｃｔｕｒａｌ ｉｎｖｅｓｔｉｇａｔｉ
ｏｎ ｏｆ ５ｈｏｔｔｋｙ ａｎｄＯｈｍｉｃ
Ａｕ／ＧａＡｓ ｃｏｎｔａｃｔｓ（Ｄ、Ｃｏｕ
ｌｍａｎ ｅｔ ａｌ Ｊ、Ｖａｃ。
Ｓｃｉ、Ｔｅｃｈｎｏｌ、１９８７ Ｐ１５２１〜１
５２５）ｌに詳しく述べられている。
５２５）ｌに詳しく述べられている。
本発明は上記従来の課題を解決するもので、リーク電流
を理想値に抑え、安定で良好なショトキ耐圧を有するＧ
ａＡｓ半導体の電極形成方法を提供することを目的とす
る。
を理想値に抑え、安定で良好なショトキ耐圧を有するＧ
ａＡｓ半導体の電極形成方法を提供することを目的とす
る。
課題を解決するための手段
この課題を解決するために本発明は、下層電極端面部で
ＧａＡｓとＡｕ層が直接接触することがないよう、Ａｕ
層以外の金属で電極を形成する膜の厚さが、スペーサ用
として用いる５ｉ０２膜やプラズマナイトライド膜など
の膜厚より厚くしたものである。
ＧａＡｓとＡｕ層が直接接触することがないよう、Ａｕ
層以外の金属で電極を形成する膜の厚さが、スペーサ用
として用いる５ｉ０２膜やプラズマナイトライド膜など
の膜厚より厚くしたものである。
さらにＡｕが上層電極材料となる際、Ａｕを下層電極の
内側の領域内に形成したものである。
内側の領域内に形成したものである。
作用
この形成方法によれば、Ａｕ以外の電極構成金属層の厚
さをスペーサ用のＳｉＯ２層より厚く形成することによ
り、Ａｕを蒸着する前に蒸着された金属膜でＧａＡｓ面
が覆われるため、あるいはレジスト層でＧａＡｓ面が覆
われているためＡｕを蒸着してもＧａＡｓ面にＡｕが直
接接触することはなくなることとなる。
さをスペーサ用のＳｉＯ２層より厚く形成することによ
り、Ａｕを蒸着する前に蒸着された金属膜でＧａＡｓ面
が覆われるため、あるいはレジスト層でＧａＡｓ面が覆
われているためＡｕを蒸着してもＧａＡｓ面にＡｕが直
接接触することはなくなることとなる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の第１の実施例におけるにａＡｓ半導体
の電極形成方法を示し、第１図（ａ）は金属蒸着工程後
のデバイスの断面図、第１図（ｂ）はりブトオフ工程後
のデバイスの断面図を示す。
の電極形成方法を示し、第１図（ａ）は金属蒸着工程後
のデバイスの断面図、第１図（ｂ）はりブトオフ工程後
のデバイスの断面図を示す。
第１図（ａ）に示すように、まずＧａＡｓ Ｚ上にリフ
トオフ法のスペーサとして用いる厚さ１５００Ａの８４
０２層１１を形成し、この上にレジスト層３を形成する
。こののち電極を形成したい箇所をホトエツチング法に
よりレジスト層３をマスクとしてＳｉＯ２層１に窓あけ
を施す。次に、ＧａＡ ｓ２の上および前記レジスト層
３の上に蒸着により厚さが５００’Ａ−１０００ＡのＴ
ｉ層４を形成する。さらに前記Ｔｉ層４の上に蒸着によ
り厚さが１０００Ａ〜２ ’ＯＯＯＡのＰｔ層５を形成
する。続いて、前記ｐｔ層５の上に蒸着により厚さ３０
００ＡのＡｕ層６を形成する。
トオフ法のスペーサとして用いる厚さ１５００Ａの８４
０２層１１を形成し、この上にレジスト層３を形成する
。こののち電極を形成したい箇所をホトエツチング法に
よりレジスト層３をマスクとしてＳｉＯ２層１に窓あけ
を施す。次に、ＧａＡ ｓ２の上および前記レジスト層
３の上に蒸着により厚さが５００’Ａ−１０００ＡのＴ
ｉ層４を形成する。さらに前記Ｔｉ層４の上に蒸着によ
り厚さが１０００Ａ〜２ ’ＯＯＯＡのＰｔ層５を形成
する。続いて、前記ｐｔ層５の上に蒸着により厚さ３０
００ＡのＡｕ層６を形成する。
ここでＳｉ０２層１の膜厚はＴｉ層４とＰｔ層５の合計
の膜厚より薄く形成されているため、第１図（ａ）で明
らかなように、Ａｕを蒸着するときのＧａＡｓ２面は先
に蒸着されたＴｉ層４およびｐｔ層５で完全に覆われて
いるため、Ａｕが直接ＧａＡｓ２上に蒸着されてＧａＡ
ｓ２に接触することはなくなる。
の膜厚より薄く形成されているため、第１図（ａ）で明
らかなように、Ａｕを蒸着するときのＧａＡｓ２面は先
に蒸着されたＴｉ層４およびｐｔ層５で完全に覆われて
いるため、Ａｕが直接ＧａＡｓ２上に蒸着されてＧａＡ
ｓ２に接触することはなくなる。
次に、第１図（ｂ）に示すように、レジスト層３上に蒸
着により形成されたＴｉ層４．Ｐｔ層５．Ａｕ層６の各
金属層をリフトオフ工程でレジスト層３と共に除去し、
ＧａＡｓＺ上の所望の電極形成箇所にＴｉ層４．Ｐｔ層
５．Ａｕ層６の各金属層で構成される電極を形成する。
着により形成されたＴｉ層４．Ｐｔ層５．Ａｕ層６の各
金属層をリフトオフ工程でレジスト層３と共に除去し、
ＧａＡｓＺ上の所望の電極形成箇所にＴｉ層４．Ｐｔ層
５．Ａｕ層６の各金属層で構成される電極を形成する。
第２図（ａ）および（ｂ）は本発明の第２の実施例を示
し、第２図（ａ）は蒸着工程後のデバイスの断面図、第
２図（ｂ）はリフトオフ工程後のデバイスの断面図を示
す。ここでＴｉ、Ａｕが上層電極材料となる際、Ｔｉ層
層上１Ａｕ層６をＴｉ層４とｐｔ層５からなる下層電極
の内側の領域内に形成するものであるが、電極構成金属
の蒸着は先ず第１段階としてＴｉ層４とＰｔ層５からな
る下層電極を形成し、次に第２段階としてＴｉ層層上１
Ａｕ層６からなる上層電極を前記下層電極の内側の領域
内に形成する２段階に分けて行なうものである。
し、第２図（ａ）は蒸着工程後のデバイスの断面図、第
２図（ｂ）はリフトオフ工程後のデバイスの断面図を示
す。ここでＴｉ、Ａｕが上層電極材料となる際、Ｔｉ層
層上１Ａｕ層６をＴｉ層４とｐｔ層５からなる下層電極
の内側の領域内に形成するものであるが、電極構成金属
の蒸着は先ず第１段階としてＴｉ層４とＰｔ層５からな
る下層電極を形成し、次に第２段階としてＴｉ層層上１
Ａｕ層６からなる上層電極を前記下層電極の内側の領域
内に形成する２段階に分けて行なうものである。
前記第１段階のＴｉ層４とＰｔ層５からなる下層電極の
形成については、本発明の第１の実施例と同様のりフト
オフ法で実施するので説明を省略するが、ＳｉＯ２層１
の厚さは、従来例の５００ＯＡまたは本発明の第１の実
施例の１５００Ａでもよく、限定されるものではない。
形成については、本発明の第１の実施例と同様のりフト
オフ法で実施するので説明を省略するが、ＳｉＯ２層１
の厚さは、従来例の５００ＯＡまたは本発明の第１の実
施例の１５００Ａでもよく、限定されるものではない。
さらに詳しく説明すると、第２図（ａ）に示すように、
ＧａＡｓ２上に形成されたリフトオフ法のスペーサとし
て用いる厚さ５０００ＡのＳｉ０２層１を形成し、この
上にレジスト層（図示せず〉を形成する。こののち電極
を形成したい箇所をホトエツチング法により前記レジス
ト層をマスクとしてＳｉＯ２層１に窓あけをする。次に
下層電極となるＴｉ層４とＰｔ層５を蒸着する。次に、
リフトオフ法により前記レジスト層を除去することによ
り、余分のＴｉ層４とＰｔ層５を除去し、下層電極を形
成する。こののち、レジスト層３■を塗布し、下層電極
より狭い窓あけを施す。続いて、前記レジスト層３１上
および下層電極の内側の領域内上に厚さ５００ＡのＴｉ
層層上１よび厚さ３０００ＡのＡｕ層６を蒸着する。な
おマスクずれを考慮してＴｉ層層上１Ａｕ層６で形成さ
れる上層電極は下層電極の外周縁より１μｍ以上内側に
形成する。
ＧａＡｓ２上に形成されたリフトオフ法のスペーサとし
て用いる厚さ５０００ＡのＳｉ０２層１を形成し、この
上にレジスト層（図示せず〉を形成する。こののち電極
を形成したい箇所をホトエツチング法により前記レジス
ト層をマスクとしてＳｉＯ２層１に窓あけをする。次に
下層電極となるＴｉ層４とＰｔ層５を蒸着する。次に、
リフトオフ法により前記レジスト層を除去することによ
り、余分のＴｉ層４とＰｔ層５を除去し、下層電極を形
成する。こののち、レジスト層３■を塗布し、下層電極
より狭い窓あけを施す。続いて、前記レジスト層３１上
および下層電極の内側の領域内上に厚さ５００ＡのＴｉ
層層上１よび厚さ３０００ＡのＡｕ層６を蒸着する。な
おマスクずれを考慮してＴｉ層層上１Ａｕ層６で形成さ
れる上層電極は下層電極の外周縁より１μｍ以上内側に
形成する。
次に第２図（ｂ）に示すように、レジスト層３１を除去
し、レジスト層３１上に形成されたＴｉ層層上１よびＡ
ｕ層６をリフトオフ工程ですべて除去し、Ｔｉ層層上１
よびＡｕ層６による上層電極を所望の下層電極の内側領
域内に形成する。なお、第２図（ａ）に示すように、Ｔ
ｉ層層上１よびＡｕ層６を蒸着により形成する際、Ｇａ
Ａｓ２面はレジスト層３１で完全に覆われているため、
Ａｕ層６が直接ＧａＡｓ２面に接触することはない。
し、レジスト層３１上に形成されたＴｉ層層上１よびＡ
ｕ層６をリフトオフ工程ですべて除去し、Ｔｉ層層上１
よびＡｕ層６による上層電極を所望の下層電極の内側領
域内に形成する。なお、第２図（ａ）に示すように、Ｔ
ｉ層層上１よびＡｕ層６を蒸着により形成する際、Ｇａ
Ａｓ２面はレジスト層３１で完全に覆われているため、
Ａｕ層６が直接ＧａＡｓ２面に接触することはない。
なお第２の実施例では、電極材料として下層電極として
Ｔｉ、Ｐｔを用いたが、金以外のショトキ材料であれば
他の金属でも良い。また上層電極としてＴｉ、Ａｕを用
いたがＡｕを含めば他の金属との組合せでも良い。
Ｔｉ、Ｐｔを用いたが、金以外のショトキ材料であれば
他の金属でも良い。また上層電極としてＴｉ、Ａｕを用
いたがＡｕを含めば他の金属との組合せでも良い。
第３図は本発明の第１および第２の実施例と従来の電極
形成方法によるものとの電極形成後の２００℃の熱処理
によるショトキ耐圧劣化状態を比較したもので、第３図
に示されるように本発明の効果が確認できる。
形成方法によるものとの電極形成後の２００℃の熱処理
によるショトキ耐圧劣化状態を比較したもので、第３図
に示されるように本発明の効果が確認できる。
発明の効果
以上の実施例の説明からも明らかなように本発明によれ
ば、Ａｕを含む電極形成方法において、電極端面部でＡ
ｕとＧａＡｓが直接接触することを防止できるため、安
定で良好なショトキ構造を有し、耐圧特性において、熱
に対する安定性の優れた電極を有するＧａＡｓ半導体装
置を得ることのできる電極形成方法を提供できるという
効果が得られる。
ば、Ａｕを含む電極形成方法において、電極端面部でＡ
ｕとＧａＡｓが直接接触することを防止できるため、安
定で良好なショトキ構造を有し、耐圧特性において、熱
に対する安定性の優れた電極を有するＧａＡｓ半導体装
置を得ることのできる電極形成方法を提供できるという
効果が得られる。
第１図は本発明のＧａＡｓ半導体装置の電極形成方法の
第１の実施例を示し、第１図（ａ）は金属蒸着工程後の
デバイスの断面図、第１図（ｂ）はリフトオフ工程後の
デバイスの断面図、第２図は本発明の第２の実施例を示
し、第２図（ａ）は上層電極蒸着工程後のデバイスの断
面図、第２図（ｂ）はリフトオフ工程後のデバイスの断
面図、第３図は同第１゜第２の実施例と従来の電極形成
方法によるものとの電極形成後の熱処理によるショトキ
耐圧劣化状態の比較図、第４図は従来のＧａＡｓ半導体
装置の電極形成方法を示し、第４図（ａ）は金属蒸着工
程後のデバイスの断面図、第４図（ｂ）はりブトオフ工
程後のデバイスの断面図を示す。 ０ １−−８ ｉ ０２層、２・・・・・・ＧａＡｓ、３，
３１・・・・・・レジスト層、４，４１・・・・・・Ｔ
ｉ層、５・・・・・・ｐｔ層、６・・・・・・Ａｕ層。
第１の実施例を示し、第１図（ａ）は金属蒸着工程後の
デバイスの断面図、第１図（ｂ）はリフトオフ工程後の
デバイスの断面図、第２図は本発明の第２の実施例を示
し、第２図（ａ）は上層電極蒸着工程後のデバイスの断
面図、第２図（ｂ）はリフトオフ工程後のデバイスの断
面図、第３図は同第１゜第２の実施例と従来の電極形成
方法によるものとの電極形成後の熱処理によるショトキ
耐圧劣化状態の比較図、第４図は従来のＧａＡｓ半導体
装置の電極形成方法を示し、第４図（ａ）は金属蒸着工
程後のデバイスの断面図、第４図（ｂ）はりブトオフ工
程後のデバイスの断面図を示す。 ０ １−−８ ｉ ０２層、２・・・・・・ＧａＡｓ、３，
３１・・・・・・レジスト層、４，４１・・・・・・Ｔ
ｉ層、５・・・・・・ｐｔ層、６・・・・・・Ａｕ層。
Claims (2)
- （１）砒化ガリウムと接触する金を含む２種類以上の異
種の金属からなる電極をリフトオフ法で形成する際、電
極を形成する金以外の金属膜の厚さが、スペーサ用とし
て用いる酸化シリコン膜やプラズマナイトライド膜など
の膜厚より厚くすることを特徴とする砒化ガリウム半導
体装置の電極形成方法。 - （２）金が上層電極材料となる際、金を下層電極の内側
の領域内に形成することを特徴とする請求項１記載の砒
化ガリウム半導体装置の電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2039955A JP2621543B2 (ja) | 1990-02-21 | 1990-02-21 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2039955A JP2621543B2 (ja) | 1990-02-21 | 1990-02-21 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03242927A true JPH03242927A (ja) | 1991-10-29 |
| JP2621543B2 JP2621543B2 (ja) | 1997-06-18 |
Family
ID=12567380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2039955A Expired - Lifetime JP2621543B2 (ja) | 1990-02-21 | 1990-02-21 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621543B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459087A (en) * | 1992-08-03 | 1995-10-17 | Nec Corporation | Method of fabricating a multi-layer gate electrode with annealing step |
| JP2009206357A (ja) * | 2008-02-28 | 2009-09-10 | Asahi Kasei Electronics Co Ltd | 化合物半導体装置及び化合物半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63116472A (ja) * | 1986-11-05 | 1988-05-20 | Mitsubishi Electric Corp | 化合物半導体装置のシヨツトキ−ゲ−ト形成方法 |
| JPH01109772A (ja) * | 1987-10-22 | 1989-04-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1990
- 1990-02-21 JP JP2039955A patent/JP2621543B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63116472A (ja) * | 1986-11-05 | 1988-05-20 | Mitsubishi Electric Corp | 化合物半導体装置のシヨツトキ−ゲ−ト形成方法 |
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| JP2009206357A (ja) * | 2008-02-28 | 2009-09-10 | Asahi Kasei Electronics Co Ltd | 化合物半導体装置及び化合物半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2621543B2 (ja) | 1997-06-18 |
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