JPH03232250A

JPH03232250A - パターン検査方法および装置

Info

Publication number: JPH03232250A
Application number: JP2332608A
Authority: JP
Inventors: Yuzo Taniguchi; 雄三谷口; Toru Fukui; 福井　徹; Mikito Saito; 斎藤　幹人; Giichi Hori; 義一堀; Takahiro Kamagata; 鎌形　孝宏
Original assignee: Hitachi Tokyo Electronics Co Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Renesas Eastern Japan Semiconductor Inc
Priority date: 1989-12-20
Filing date: 1990-11-29
Publication date: 1991-10-16
Anticipated expiration: 2016-07-16
Also published as: JP3187827B2; US5173719A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はパターン検査技術、すなわち、半導体ウェハ、
フォトマスク、磁気ディスク、光ディスク等におけるパ
ターンの欠陥検査、特にＶＬＳＩメモリやＣＣＤ　（Ｃ
ｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ　）の如く
、一つのチップ領域に周期パターンとランダムパターン
を有する集積回路装置等のパターンまたは欠陥検査に適
用して有効な技術に関する。

〔従来の技術〕

従来、パターン検査の方法としては、隣接する２チップ
を比較する方式か従来より、フォトマスクあるいはウェ
ハの外観検査装置として拡く用いられてきた。また、複
雑な多層パターンを有するウェハ上の欠陥検出方法とし
て、特開昭５９−１９２９４３号公報に記載のように繰
返しパターン比較を行う方法か提案されている。

２チップ比較検査は、隣接する２チップのパターンを比
較するため、多層パターンを有する半導体ウェハの場合
、チップによるパターン寸法、パターンの重ね合わせ精
度等の差異により微細な欠陥を検出するのは難しいとい
う問題点かある。

方、繰返しパターンを比較する方法は、すぐ近傍のパタ
ーンを比較するため、比較するパターンとうしの差異か
小さく、微細な欠陥まで検出可能であるか、繰返しパタ
ーン部しか検査できないという問題かあった。

ところで、検査対象であるウエノ１パターンの場合、微
細なパターン部と比較的太いパターン部とでは、不良と
なる欠陥のサイズも異なり、したがって要求される検出
感度も異なる。

このため、本発明者らは、特開昭６３−５２４３４号公
報に開示されているように、検査するノくターンにより
検出感度を切り換える方法を提案した。

また、２チップ比較と繰返しパターン比較を共に行う検
査装置として、米国ＫＬＡ社によりウェハ外観検査装置
ＫＬＡ−２０シリーズが提案されており、この装置によ
れば、繰返しパターンとランダムパターン別々に検査で
きるものとされている。

〔発明か解決しようとする課題〕

ところが、前記特開昭６３−５２４３４号公報記載の技
術は２チップ比較検査を前提としているため、多層パタ
ーンを有するウニノー上での検出感度が課題である。

一方、前記米国ＫＬＡ社の装置は１ＴＶ（工業用テレビ
）でとり込んだ画像を比較するものであり、ステージの
移動停止を繰返すため検査速度が遅いという１つの問題
点がある。また、繰返しパターン領域とランダムパター
ン領域を別々に検査するため、繰返しパターン領域内の
ごく小さな領域に繰返しでないパターンがあるような場
合、その領域かごく微小であってもその部分のみを別に
２チップ比較しなければならないという問題がある。

したがって、前記した従来技術においては、検出感度の
向上と、検査速度の向上とを同時に解決することは配慮
されていないものである。

本発明の１つの目的は、検出感度の向上と検査速度の向
上とを同時に実現できるパターン欠陥検査技術を提供す
ることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面がら明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

すなわち、本発明のパターン欠陥検査方法および装置は
、一般にパターンの微細なメモリのメモリセル領域ある
いは、ＣＣＤ、　Ｍ　ｉ　Ｄ　（Ｍｏｓ　Ｉｍａｇｅ　
Ｄｅｖｉｃｅ）なと光センサ素子の受光領域部なと繰返
しパターン部と、周辺回路部を別々な回路で検査するこ
とにより、繰返しパターン部は比較的に検出感度の良い
繰返しパターン比較検査か適用できるようにし、また、
高速な検査を行うために作動なステージを連続走査しな
から検査を行う方式で、チップ内のパターン配置情報を
もとに作成した各検査領域データをもとにチップ比較、
繰返しパターン比較の各々の欠陥出力か重複しないよう
にしており、高速検査も可能とするようになっている。

〔作用〕

上記した手段によれば、ウェハ内のメモリセルのような
微細パターンか形成されている高感度検査を必要とする
部分は高感度で検査でき、かつチップの周辺のように比
較的大きなパターン部分は比較的に低感度で検査でき、
チップ内のパターンの微細度に応じた検出感度での欠陥
検出が可能となり、しかも高速検査可能なパターン欠陥
検査装置を提供するという上記目的を達成できるもので
ある。

〔実施例〕

第１図は本発明の一実施例であるパターン欠陥検査装置
の一実施例を示す説明図である。

このパターン欠陥検査装置は、ＸＹ子テーブルりなるス
テージｌ上のウェハ載置台２上に固定された半導体ウェ
ハ３を、ステージ１によって順次Ｘ、Ｙ方向に移動し、
ウェハ３上のパターン欠陥を検査するように構成されて
いる。

ウェハ３には、その上方に位置する照明光源４からの光
か、ハーフミラ−５、対物レンズ６を通して照射され、
ウェハ３からの反射光が対物レンズ６により拡大され、
一次元光素子（たとえば一次元ＣＣＤなとのラインセン
サ）７に集光される。

一次元光素子７の電気出力は、信号の増幅あるいは信号
レベル合わせを行う信号処理回路８を経て、ＡＤ（アナ
ログ・ディジタル）変換器９により多階調の濃淡信号に
変換される。

この多階調の濃淡信号は、１チップ分の画像信号を記憶
するチップ遅延メモリ１０に記憶される。

チップ遅延メモリＩＯによって１チップ分遅れて出力さ
れる信号と、遅延されない信号とを比較器１２て差分を
とり、閾値化回路１３により、あらかじめ定められた濃
淡差閾値か設定された閾値レジスタ１８の設定値と比較
し、閾値以上の濃淡差かあれば欠陥候補信号として、閾
値化回路１３の出力となる。

この信号はチップ比較検査出力制御回路１４によって欠
陥出力か可能な時にのみ出力か出され、欠陥サイズ判定
回路１５で一定サイズ以上の欠陥が検査結果メモＩＪ　
１６に収納される。検査結果メモリ１６に収納された欠
陥情報は、計算機２３にてデータを読み込むことかでき
る。以上かチップ比較検査の欠陥出力までの流れである
。

次に、繰返しパターン比較検査の欠陥出力までの流れを
説明する。第１図におけるＡＤ変換器９の出力までは、
前記チップ比較検査と同じである。

ＡＤ変換器９の出力の一方が、パターンの繰返しピッチ
分の画像データを記憶する繰返しパターン遅延メモリ１
１（または単位セル遅延メモリ）に記憶される。繰返し
パターン遅延メモリによってパターンの一繰返し分遅れ
て出力される信号と遅延されない信号を比較器１２′で
差分をとり、閾値化回路１３°により、あらかじめ定め
られた濃淡差閾値が設定された閾値化回路１３’　の設
定値と比較し、閾値以上の濃淡差があれば欠陥候補信号
として閾値化回路１３°の出力となる。

この信号は、繰返しパターン比較検査出力制御回路１４
°によって欠陥出力が可能な時にのみ出力が出され、欠
陥サイズ判定回路１５’で一定サイズ以上の欠陥が検査
結果メモリ１６°に収納される。検査結果メモリ１６°
に収納された欠陥情報は、計算機２３にてデータを読み
込むことができる。

欠陥検出を判断するための、濃淡差閾値レジスタ１１３
および１８°は、各々計算機２３からデータを独立に設
定できるので、チップ比較、繰返しパターン比較を別々
の閾値とするこ−とか可能である。

欠陥の大きさの閾値を設定する欠陥サイズ設定レジスタ
１７．１７’　は、各々計算機２３からデータを独立に
設定できるので、チップ比較、繰返しパターン比較の欠
陥検出サイズを別々にすることか可能である。

なお、２１は一次元光素子７であるラインセンサの走査
方向何ビット目かを計算するラインセンサ位置カウンタ
、１９はチップ比較検査でラインセンサの各ビットが検
査可否かを記憶するラインセンサ検査可否ビットメモリ
、１９°は繰返しパターン比較でラインセンサの各ビッ
トが検査可か否かを記憶するラインセンサ検査可否ビッ
トメモリである。これらのラインセンサ検査可否ビット
メモリ１９，１９°は計算機２３からデータを書き込む
ことができる。

また、２２はステージの走査方向の座標カウンタである
。２０．２０’　は各々チップ比較、繰返しパターン比
較のステージ走査方向の検査可否領域を記憶するチップ
内検査可否領域データメモリである。これらのチップ内
検査可否領域データメモリ２０．２０’　は計算機２３
からデータを書き込むことができる。上記各データメモ
リ１９．１９°、２０．２０’の出力が検査出力制御回
路１４．１４’　に送られ、チップ比較の欠陥出力と繰
返しパターン比較欠陥出力の区分けを行う。

次に、チップ比較領域と繰返しパターン比較領域との区
分けの考え方を第２図、第３図、第４図などにより説明
する。

第２図は、半導体メモリ・チップの例を示す。

第２図における１〜４の領域は繰返しパターン部すなわ
ちメモリセル部、それ以外はランダムパターン部すなわ
ち周辺回路部とする。

第２図のようなチップを、ラインセンサで検査する場合
、第３図に示すように、ラインセンサの有効検査幅（図
中Ｗ）でチップ内を同図中の領域１〜８のように分割す
る。すなわち、検査を行う場合、まずウェハ内の各チッ
プの領域１０部分のみを比較検査し、領域１の比較検査
が終了した後、順次領域２〜領域８の比較検査を実行す
る。

この場合、−例を示すと、１０２４ビツトの一次元ライ
ン・センサを用いて０．２５μｍ／ビットで画像を取り
込むとすると、Ｗは約２５０μｍとなる。

一例として、第３図の領域１を検査する場合のチップ比
較、繰返しパターン比較の検査可否エリアを第４図によ
り説明する。第４図中で斜線部か繰返しパターン部とな
っている。また、第４図中でチップ比較検査を行う領域
は、ＣＰＸＳ　１≦Ｘ≦ＣＰＸＥ　１でかつＹが図中Ｃ
の領域であるか斜線部を除く。繰返しパターン比較を行
う領域は、ＣＬＸＳ　１≦Ｘ≦ＣＬＸＥ　ｌもしくはＣ
ＬＸＳ２≦Ｘ≦ＣＬＸＥ２でＹが図中Ｂの領域である。

この領域制御を実現する一実施例を第５図、第６図など
により説明する。

第５図はＹの検査可否信号発生回路の部分を示す連続走
査を行うラインセンサの何ビット目かを示す。ラインセ
ンサ位置カウンタ２１が、ラインセンサの各ビットが検
査可否かを記憶した検査可否ビットメモリ１９．１９°
　（１９はチップ用、１９′は繰返しパターン用）のア
ドレスを指定し、該ビットメモリ１９．１９’の各メモ
リの出方（第５図中、信号Ａ、信号Ｂ）が１が０がで判
別する。

次に、第６図はステージの走査方向での検査領域データ
制御回路の部分を示す。

第６図において、２２．２２’　はステージの走査方向
の座標カウンタであるが、検査領域はチップ単位になっ
ているので、チップ内での座標を計数するものとし、ス
テージの走査方向により可逆とする。第６図中の２０−
１〜２ｏ−６および２０　−１〜２０’−６は第１図中
のチップ内検査可否領域データメモ１Ｊ２０，２０’　
の部分を詳細に示したものである。

２０−１，２０°　−１は何番目の検査領域かを示すカ
ウンタであり、ステージ走査方向により可逆とし、また
計算機２３から初期値を書き込めるものとする。２０−
２はチップ比較用のＸ検査領域の開始座標、すなわち、
第４図の例ではＣＰＸＳｌを記憶しているメモリである
。−２０−３はチップ比較用Ｘ検査領域の終了座標すな
わち、第４図の例ではＣＰＸＥ　Ｉを記憶しているメモ
リである。この例では、Ｘの検査領域はｌ領域だけであ
るが、汎用性を増やすため複数領域設定てきるようにな
っている。

２０−２．２０−３のメモリアドレスは、何番目の検査
領域かを示すカウンタ２０−１にて読出しアドレスを指
定されている。２０−４．２０−５は比較器であり、座
標カウンタ２２と検査領域開始座標（２０−２の出力）
と検査領域終了座標（２０−３の出力）とを各々比較す
る。２ｏ−６はフリップフロップであり、例えば比較器
２０−４の出力すなわち、検査領域に入ったかどうかに
よりセットされ、比較器２ｏ−５の出力、すなわち、検
査領域が終了したかによってリセットされ、この出力信
号Ｃが制御信号となる。

第６図において、要素２２°、２０’　−１〜２０°−
６の構成、働きは上記要素２２．２０−１〜２０−６と
同じであり、繰返しパターン比較用である。２０’−２
には第４図の例ではＣＬＸＳｌ、ＣＬＸＳ２が記憶され
る。終了座標２０゛３には、第４図の例ではＣＬＸＥＩ
、ＣＬＸＥ２が記憶される。フリップフロップ２０’−
６の出力信号りが繰返しパターン比較用のステージ走査
方向の制御信号となる。

次に、前記した第５図、第６図に示した信号Ａ。

Ｂ、Ｃ，Ｄについてどのような論理で第１図の回路１４
，１４°を実現す、るかを説明する。

今、信号Ａ、Ｂについて、１の時検査可能ビット０の時
検査不可ビット信号Ｃ，Ｄについて、ｌの時検査領域内０の時検査領域
外とすると、繰返しパターン比較検査出力制御回路１４′の場合は、論理式　　ＢＸＤ＝１　：検査出力可能ＢＸＤ＝Ｏ：検
査出力不可となるようにすればよい。

チップ比較検査出力制御回路Ｉ４の場合は、論理式％式％第７図はチップ比較検査回路の比較器１２（第１図）の
内部処理の詳細を示す回路ブロック図である。同図にお
いて、２４および２５はデジタル２階微分を実行して段
差部等を強調する微分器、２６および２７は微分信号の
うちある閾値以上のもののみを２値信号のＮＪと、それ
以外を「Ｏ」と出力する比較器、９！はそれらのための
閾値を設定する微分閾値設定回路、２９ないしは３３は
それぞれ４ビツト・シフトレジスタ、３４ないしは３７
ラインセンサ７の一列分の遅延を行うＸ方向信号遅延回
路、２８はタイミング合わせのために上記３４および３
５の２つの遅延回路およびシフトレジスタ３０．３１な
どと同じタイミングで動作する２ビツト・シフトレジス
タを直列接続したタイミング整合回路、３８ないしは４
２は２つの入力２値信号が一致したときのみｒｌＪを出
力する一致検出回路、４３ないしは４７は一致した個数
をカウントし、そのデータを出力するカウンタ、４８は
一致データに基づいて現検出画像信号を一致率が最も高
くなるようにシフトさせる位置合わせ回路（ないしはタ
イミングシフト回路）、４９はこの現検出画像信号とチ
ップ遅延画像信号の差分を取るための引算器、９２およ
び９３は位置合わせが完了するまで画像データを保持す
るバッファメモリである。

第９図は繰返しパターン比較検査回路の比較器１２′　
（第１図）の内部処理の詳細を示す回路ブロック図であ
る。同図において、２４′および２５°はデジタル２階
微分を実行して段差部等を強調する微分器、２６′およ
び２７°は微分信号のうちある閾値（閾値は２７とは独
立に設定可）以上のもののみを２値付号のｒｌＪ　と、
それ以外をｒＯＪと出力する比較器、９１’　はそれら
のだめの閾値を設定する微分閾値設定回路、２９′ない
しは一３３′はそれぞれ４ビツト・シフトレジスタ、３
４′ないしは３７゛　ラインセンサー７の一列分の遅延
を行うＸ方向信号遅延回路、２−８“はタイミング合わ
せのために上記３４゛および３５′の２つの遅延回路お
よびシフトレジスタ３０’、３１゜などと同じタイミン
グで動作する２ビツト・シフトレジスタを直列接続した
タイミング整合回路、３８′ないしは４２′は２つの入
力２値信号が一致したときのみＮＪを出力する一致検出
回路、４３′ないしは４７′は一致した個数をカウント
し、そのデータを出力するカウンタ、４８′は一致デー
タに基づいて現検出画像信号を一致率が最も高くなるよ
うにシフトさせる位置合わせ回路、４９′はこの現検出
画像信号とセル遅延画像信号の差分を取るための引算器
、９２゛および９３゛は位置合わせか完了するまで画像
データを保持するバッファメモリである。

第８図は半導体メモリ・ウェハの欠陥検査を説明するた
めのウェハ上面図である。同図において、７２はスクラ
イブ・ライン、７１Ｅは先行してスキャンされたメモリ
・チップ領域、７１Ｆは現在スキャン中のチップ領域、
７１Ｇは次にスキャンするチップ領域、５１および５２
は繰返しパターンよりなるメモリ・セル・マット領域、
５５および５６はランダムパターンからなる周辺回路部
、５７は５０μｍ〜１００μｍ程度の幅を有するＡｌｌ
電源幹線線帯６１．６３および６８は第３図領域１〜８
と同じスキャンニング帯、６１Ｑ、６３Ｈ〜６３におよ
び６８Ｑはそれぞれのスキャンニング帯の位置合わせ単
位領域である。この位置合わせ単位領域のサイズは画素
サイズ０．２５μｍ、ラインセンサ１０２４ビツトとす
るとＹ軸方向（ラインセンサの延在方向）の長さ２５６
μｍ、　Ｘ方向の長さ６４μｍ程度である。

次に、第７図および第８図に基づいて、位置合わせ動作
の説明を行う。ここではＡｊ’配線パターンを例にとっ
て説明する。例えば４ＭビットＤＲＡＭを例にとると、
セル部と周辺部では致命欠陥サイズか一般に異なるので
、欠陥サイズ設定レジスタ１７および１７’　における
最小欠陥サイズは相互に異なる値とする必要がある。

更に、欠陥検出のノイズとなるヒロック（ｈｉｌｌｏ℃
ｋ　）のサイズもセル領域の細いＡｆ配線と周辺のＡＩ
！幹配線５７などの幅の広い配線とでは一般に異なる場
合か多いからである。従って、先の４ＭビットＤＲＡＭ
の例では、チップ比較の最小欠陥サイズを０６７５μｍ
１繰返しパターン比較の最小欠陥サイズを０．５μｍに
設定する。

本装置は、先に説明した如く、ウェハを幅２５６μｍの
スキャンニング帯で埋めつくすように連続的に画像読み
取りをしながら、実時間で欠陥判定を実行するものであ
る。この連続画像読み取りおよび欠陥判定に際しては、
基準となる読み取り画像と被検査読み取り画像の位置合
わせをスキャン経路上の多数の点で実時間で実行する必
要かある。そこで、例えばスキャンニング帯６３を例に
とれば、スキャンニング帯を単位位置合わせ領域６３Ｈ
−に等に細分して、その領域ごとに位置合わせを実行す
ることとしている。一方、セル比較の方では、位置合わ
せ単位領域のＸ方向の長さは繰返し、単位長さまたはそ
の整数倍となる。それ以外については、微分閾値、閾値
回路１３′、欠陥サイズ設定レジスタ１７°の各パラメ
ータがチップ比較回路と独立に設定できる以外全く同様
である。すなわち、各位置合わせ単位領域の画像データ
は、微分演算により、パターン段差が強調され、それと
基準となる同様の段差強調パターンがデジタル的に比較
され、それらか各位置合わせ単位領域で最も良く一致す
るように位置合わせ回路（ないしはタイミング・シフト
回路）４８．４８’　によってメモリ上でシフトすなわ
ち位置合わせされ、その状態で差分器または引算器４９
．４９’　に出力され、それより差分信号として出力さ
れる。

このように並行して画像の読み取り、チップ比較および
セル比較、更にはそれらの判定を常に実行し、検査領域
によって出力すべき比較仕様を選択しているので、との
ようなパターンに対しても正確な位置合わせを可能とす
ることかできる。

また、複数の検査回路での諸パラメータか独立に設定で
きるので、各領域で欠陥のパラメータの異なる半導体メ
モリ等の複雑なパターンの高速検査を可能とすることが
できる。

以上本発明者によってなされた発明を実施例に基づき説
明したが、本発明は上記実施例に限定されるものでなく
７．その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

例えば、上記実施例では、各比較検査の出力をハードウ
ェアで制御しているが、検出した欠陥をそのチップ内の
座標をもとに、繰返しパターン部とランダムパターン部
に分け、欠陥データが重複しないようにソフトウェアで
処理する。あるいは、欠陥サイズのしきい値も座標によ
りソフトウェアで判断処理することも可能である。

さらに、２チップ比較の検査条件と繰返しパターン比較
での検査条件か異なる場合、該計算機２３内のソフトウ
ェア処理にて、どちらの比較回路からの出力かを弁別し
、検査結果データにこの弁別結果データを付加すること
もてきる。これによって、検査条件の異なる検査結果で
あるということか判断できるので、例えば多数のウェハ
の検査結果データを大量に収集して、他のコンピュータ
なとて欠陥の大きな別の分布状況などを統計的に処理す
る場合別々に処理することもできる。

以上の発明は、本発明者によってなされた発明をその背
景となった利用分野であるウェハ外観検査装置に適用し
た場合について説明したか、それに限定されるものでな
く、例えば、ホトマスク、液晶、ディスク等の外観検査
装置にも適用できる。

また、比較検査を行う異物検査装置にも適用できる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

すなわち、ウェハなどの外観検査において、チップ内の
位置により検出感度を適切に設定でき、欠陥の検出感度
を最適化できる上に、チップ比較および繰返しパターン
比較を同時に検査できるので検査の高速化もできる。言
い換えれば、本発明によれば、パターン欠陥検査におけ
る検出感度の向上と検査速度の向上とを実現てきる。

【図面の簡単な説明】

第１図は本発明をウェハ外観検査に適用した場合の一実
施例を示す説明図、第２図はチップの例を示す図、第３図はチップをラインセンサの走査幅単位に分割する
説明図、第４図は第３図の１領域をぬき出し、各比較検査の領域
を示す説明図、第５図はラインセンサの走査方向での検査可否ビットを
制御する回路構成例、第６図はステージ走査方向での検査領域を制御する回路
構成図、第７図は比較器（チップ比較側）の内部処理の詳細を示
す回路ブロック図、第８図は被検査対象である半導体メモリ装置ウェハの上
止面のレイアウトを示すウェハ上面図、第９図は比較器
（繰返しパターン比較またはセル比較側）の内部処理の
詳細を示す回路ブロック図である。ｌ・・・ステージ、２・・・ウェハ載置台、３・・・ウ
ェハ　４・・・照明光源、５・・・ハーフミラ−６・・
・対物レンズ、７・・・一次元光素子（ラインセンサ）
、８・・・信号処理回路、９・・・ＡＤ変換器、１０・
・・チップ遅延メモリ、Ｉｔ　・・・繰返しパターン遅
延メモリ、１２゜１２°　・・・比較器、１３．１３°
　・・・閾値化回路、１４・・・チップ比較検査出力制
御回路、１４°　・・・繰返しパターン比較検査出力制
御回路、１５・・・チップ比較欠陥サイズ判定回路、１
５’　　・・・繰返しパターン比較欠陥サイズ判定回路
、１６・・・チップ比較検査結果メモリ、１６°　・・
・繰返しパターン比較検査結果メモリ、１７・・・チッ
プ比較欠陥サイズ設定レジスタ、１７°　・・・繰返し
パターン比較欠陥サイズ設定レジスタ、１８・・・チッ
プ比較濃淡差閾値レジスタ、１８°　・・・繰返しパタ
ーン比較濃淡差閾値レジスタ、１９・・・チップ比較ラ
インセンサ検査可否ビットメモリ、１９°　・・・繰返
しパターン比較ラインセンサ検査可否ビットメモリ、２
０τ・・・チップ比較用のチップ内検査可否領域データ
メモリ、２０゛　・・・繰返しパターン比較用のチップ
内検査可否領域データメモリ、２０−１・・・チップ比
較用検査領域カウンタ、２０゜ｌ・・・繰返しパターン
比較用検査領域カウンタ、２０−２・・・チップ比較用
Ｘ検査領域開始座標、２０’−２・・・繰返しパターン
比較用Ｘ検査領域開始座標、２０−３・・・チップ比較
用Ｘ検査領域終了座標、２０’−３・・・繰返しパター
ン比較用Ｘ検査領域終了座標、２０−４・・・座標比較
器、２０’−４・・・座標比較、２０−５・・・座標比
較器、２０’−５・・・座標比較器、２０−６・・・フ
リップフロップ、２０°−６・・・フリップフロップ、
２１・・・ラインセンサ位置カウンタ、２２．２２’　
　・・・ステージ走査方向座標カウンタ、２３・・・計
算機、２４．２４’　、２５．２５’　　・・・微分器
、２６．２６’２７．２７“　・・・比較器、２８．２
８’　　・・・タイミング整合回路、２９．２９’　〜
３３，３３・・・シフトレジスタ、３４．３４’　〜３
７，３７゛　・・・Ｘ方向信号遅延回路、３８，３８°
〜４２．４２’　　・・・一致検出回路、４３．４３’
〜４７，４７’　　・・・カウンタ、４８．４８″・・
位置合わせ回路（タイミングシフト回路）、４９．４９
’　　・・・引算器（差分器）５１．５２・・・メモリ
・セル・マット領域、５５．５６・・・周辺回路部、５
７・・・ＡＩ幹幹線線６１゜６３．６８・・・スキャン
ニング帯、６１Ｑ、６３Ｈ，６３１，６３Ｊ、６３に、
６８Ｑ・・・位置合わせ単位領域、７１Ｅ・・・メモリ
チップ領域、７１Ｆ、７１Ｇ・・・チップ領域、７２・
・・スクライブ・ライン、９１．９１’　　・・・微分
閾値設定回路、９２，９２°、９３．９３’　　・・・
バッファメモリ。

Claims

【特許請求の範囲】１、被検査物上の隣接する２チップのパターンを比較す
るチップ比較検査と、チップ内の同一繰返しパターン部
の同一パターンどうしを比較する繰返しパターン比較検
査とを並行して実行することを特徴とするパターン検査
方法。２、前記チップ比較検査と繰返しパターン比較検査との
出力を別々に計算機にとり込み、該計算機内で前記両比
較検査により得られた検査結果と予め設定された検査条
件とを比較し、前記予め設定された検査条件を超えたも
ののみを検査結果として残すことを特徴とする請求項１
記載のパターン検査方法。３、被検査物上の隣接する２チップのパターンを比較す
る第１の比較回路と、チップ内の同一繰返しパターン部
の同一パターンどうしを比較する第２の比較回路とを有
し、両比較回路を並列に動作可能としたことを特徴とす
るパターン検査装置。４、チップ内のランダムパターン部は前記第１の比較回
路による欠陥の出力を行い、繰返しパターン部は前記第
２の比較回路の欠陥の出力を行うよう制御されることを
特徴とする請求項１記載のパターン検査装置。５、一次元光ラインセンサを有し、ステージを連続走査
しながら欠陥検出を行うことを特徴とする請求項３記載
のパターン検査装置。６、チップ内のパターン配置情報をもとに、一次元セン
サの走査方向およびチップの開始点からのステージ走査
方向各々につき、チップ比較検査領域と繰返しパターン
比較検査領域のデータを記憶する記憶部を有し、センサ
走査位置、ステージ走査位置に同期して、２チップ比較
検査の欠陥出力または繰返しパターン比較検査の欠陥出
力の出力可否を制御するようにしたことを特徴とする請
求項３記載のパターン検査装置。７、チップ内のパターン配置情報をもとに、一次元セン
サの走査方向およびチップの開始点からのステージ走査
方向各々につき、チップ比較検査領域と繰返しパターン
比較検査領域のデータを記憶する記憶部を有し、センサ
走査位置、ステージ走査位置に同期して、２チップ比較
検査の欠陥出力または繰返しパターン比較検査の欠陥出
力の出力可否を制御するようにしたことを特徴とする請
求項４記載のパターン検査装置。８、チップ内のパターン配置情報をもとに、一次元セン
サの走査方向およびチップの開始点からのステージ走査
方向各々につき、チップ比較検査領域と繰返しパターン
比較検査領域のデータを記憶する記憶部を有し、センサ
走査位置、ステージ走査位置に同期して、２チップ比較
検査の欠陥出力または繰返しパターン比較検査の欠陥出
力の出力可否を制御するようにしたことを特徴とする請
求項５記載のパターン検査装置。９、２チップ比較の欠陥判定条件と繰返しパターン比較
の欠陥判定条件を独立に設定可能としたことを特徴とす
る請求項５記載のパターン検査装置。１０、検出した欠陥が、２チップ比較検査での欠陥か、
繰返しパターン比較検査での欠陥かを区別して表示もし
くは出力するようにしたことを特徴とする請求項３記載
のパターン検査装置。１１、検出した欠陥が、２チップ比較検査での欠陥か、
繰返しパターン比較検査での欠陥かを区別して表示もし
くは出力するようにしたことを特徴とする請求項４記載
のパターン検査装置。１２、検出した欠陥が、２チップ比較検査での欠陥か、
繰返しパターン比較検査での欠陥かを区別して表示もし
くは出力するようにしたことを特徴とする請求項５記載
のパターン検査装置。