JPH03229449A - 表面実装型半導体用パッケージ - Google Patents

表面実装型半導体用パッケージ

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Publication number
JPH03229449A
JPH03229449A JP2543290A JP2543290A JPH03229449A JP H03229449 A JPH03229449 A JP H03229449A JP 2543290 A JP2543290 A JP 2543290A JP 2543290 A JP2543290 A JP 2543290A JP H03229449 A JPH03229449 A JP H03229449A
Authority
JP
Japan
Prior art keywords
protrusion
package
outer lead
mounting board
type semiconductor
Prior art date
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Pending
Application number
JP2543290A
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English (en)
Inventor
Satoshi Konishi
聡 小西
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
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Publication of JPH03229449A publication Critical patent/JPH03229449A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
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    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
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    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3421—Leaded components

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、位置決め部材を有する表面実装型半導体用パ
ッケージに関する。
従来の技術 従来、表面実装型半導体用パッケージの実装方法は、第
３図に示すように、実装基板１１上のフットプリント１
２とパッケージ１３のアウターノード１４をテレビカメ
ラで画像検出を行ない、コンピューターによる画像処理
により実装基板ｌｌ上のフットプリント１２とパッケー
ジ１３のアウターリード１４との位置決めを行なってい
た。
発明が解決しようとする課題 しかし、近年電子機器の小型化に伴い、表面実装型半導
体用パッケージの小型化要望が強く、アウターリードピ
ッチを微細化するとともにパッケージを小型化し実装密
度の向上を図っている。このため、実装時の画像認識精
度の向上が必要となり、また認識時間も従来より長時間
を要するという課題があった。
本発明はこのような課題を解決するもので、表面実装型
半導体用パッケージの実装時の位置決め精度を高め、位
置決め速度を速くすることを目的とするものである。
課題を解決するための手段 この課題を解決するために本発明は、半導体用パッケー
ジ側面の少な（とも２ケ所に、アウターリード最下部よ
り下方に突出した突起部を形成した構成としたものであ
る。
作用 この構成により、実装基板上に突起部の位置と同一位置
に形成した凹部に突起部を挿入させることで迅速かつ正
確に位置の規制を行なうことができることとなる。
実施例 第１図は本発明をＱＦＰタイプの表面実装型半導体用パ
ッケージに実施したときの平面図、第２図は側面突起部
の要部拡大図である。図示のように半導体用パッケージ
６は相対応する２つのコーナ一部に突起部１を突設して
いる。この突起部１の形状は角形９円形、三角形等が用
いられる。また突起部１は、半導体パッケージ６のアウ
ターリード２を作成するときに、同時に形成する方法が
アウターリード２との相対的な位置関係を確保するのに
特に有効である。さらに突起部１はアウターリード２の
最下端部より下方に突出している。
また、実装基板４上には突起部１と同位置に凹部５を設
けてあり、前記凹部５に突起部１を挿入させることによ
り迅速で正確な位置決めを行なうことができる。図中の
３はフットプリントである。
発明の効果 以上の実施例の説明より明らかなように本発明は表面実
装型半導体用パッケージの側面の少なくとも２ケ所ｌこ
、アウターリードの最下部より下方に突出した突起部を
設けたので、フットプリントをもつ実装基板にアウター
リードを関係づけて実装する位置決め作業を迅速かつ正
確に行なうことができる。
【図面の簡単な説明】
第１図は本発明の一実施例によるＱＦＰタイプの表面実
装型半導体用パッケージおよび実装基板の平面図、第２
図は突起部の要部拡大斜視図、第３図は従来の表面実装
型半導体用パッケージおよび実装基板の平面図である。 １・・・・・・突起部、２・・・・・・アウターリード
、３・・・・・・フットプリント、４・・・・・・実装
基板、５・・・・・・凹部、６・・・・・・半導体用パ
ッケージ。

Claims (1)

    【特許請求の範囲】
  1. 側面の少なくとも２ヶ所にアウターリード最下部より下
    方に突出し、実装基板の凹部に挿入される位置決め用の
    突起部を備えた表面実装型半導体用パッケージ。
JP2543290A 1990-02-05 1990-02-05 表面実装型半導体用パッケージ Pending JPH03229449A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2364435A (en) * 1999-12-24 2002-01-23 Nec Corp Surface-mount package

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2364435A (en) * 1999-12-24 2002-01-23 Nec Corp Surface-mount package
GB2364435B (en) * 1999-12-24 2002-11-20 Nec Corp Surface-mount package with side terminal
US6756666B2 (en) 1999-12-24 2004-06-29 Nec Corporation Surface mount package including terminal on its side

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