JPH0321923B2 - - Google Patents
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- JPH0321923B2 JPH0321923B2 JP56026747A JP2674781A JPH0321923B2 JP H0321923 B2 JPH0321923 B2 JP H0321923B2 JP 56026747 A JP56026747 A JP 56026747A JP 2674781 A JP2674781 A JP 2674781A JP H0321923 B2 JPH0321923 B2 JP H0321923B2
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- Japan
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- accumulator
- signal
- input
- instruction
- output
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- 238000000034 method Methods 0.000 description 5
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- 101100054289 Oryza sativa subsp. japonica ABCG34 gene Proteins 0.000 description 2
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/13—Plc programming
- G05B2219/13004—Programming the plc
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/13—Plc programming
- G05B2219/13128—Relay ladder diagram, RLL RLD KOP
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/14—Plc safety
- G05B2219/14112—Diagnostic, troubleshooting
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/15—Plc structure of the system
- G05B2219/15054—LIFO for storing intermediate results
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明はリレーシーケンスと等価なプログラム
をプログラムメモリに記憶し、この記憶したプロ
グラムに従つてシーケンス制御を実行するストア
ードプログラム方式を採用したシーケンスコント
ローラの演算処理装置に関するものである。
をプログラムメモリに記憶し、この記憶したプロ
グラムに従つてシーケンス制御を実行するストア
ードプログラム方式を採用したシーケンスコント
ローラの演算処理装置に関するものである。
従来、この種のシーケンスコントローラの演算
処理装置は、１つの演算結果記憶部を備え、信号
入力装置、信号出力装置からの信号および前記演
算結果記憶部に記憶した信号を、プログラムメモ
リに記憶したプログラムに従つて演算処理するよ
うにしたものであつた。
処理装置は、１つの演算結果記憶部を備え、信号
入力装置、信号出力装置からの信号および前記演
算結果記憶部に記憶した信号を、プログラムメモ
リに記憶したプログラムに従つて演算処理するよ
うにしたものであつた。
第１図は従来のシーケンスコントローラの一例
を示したものであり、PMはプログラムメモリ、
Ｉ／Ｏは信号入出力装置、ALUは演算処理装置
である。プログラムメモリPMはリレーシーケン
スと等価なプログラムを記憶する。このプログラ
ムは命令の集合で構成され、各命令は第２図に示
すように、その命令INSの処理内容を意味するオ
ペレーシヨンコード部OPと、その命令INSの処
理対象の信号を指定するオペランド部ORとで構
成される。プログラムメモリPMはその内部に記
憶した命令を順次循環的に読み出す。読み出され
た命令のうち、そのオペレーシヨンコード部OP
は命令信号線６を通して演算処理装置ALUに送
られる。オペランド部ORは入出力選択信号線７
を通して信号入出力装置Ｉ／Ｏに入力される。信
号入出力装置Ｉ／Ｏはたとえばリミツトスイツチ
などのシーケンスコントローラの制御するプロセ
スの状態を検出する機器に接続される部分、およ
び電磁開閉器あるいはソレノイドバルブなどのシ
ーケンスコントローラが制御するプロセス機器に
接続される部分である。この信号入出力装置Ｉ／
Ｏはオペランド部ORを入力し、演算処理をする
対象の入出力信号を選択し、この入出力信号を、
演算処理装置ALUから入出力制御信号線１３を
介して印加される入出力制御信号のタイミングに
従つて入出力読出信号線１０を介して演算処理装
置ALUに入力する。演算処理装置ALUは演算処
理部１、アキユームレータ２、演算結果記憶レジ
スタ３を備え、命令信号線６を介して入力したオ
ペレーシヨンコードOPに従つて演算処理部１が
アキユームレータ２、信号入出力装置Ｉ／Ｏ、演
算結果記憶レジスタ３のそれぞれの信号に対して
所定の演算処理を実行する。そして、演算処理の
終了によりプログラムメモリPMに歩進信号を歩
進信号線８を介して印加し、次の命令を読み出
す。そして再び、演算処理部１が命令のオペレー
シヨン部OPに従つて演算処理を実行し、以後こ
の動作を繰り返すことによつて制御動作を続行す
る。
を示したものであり、PMはプログラムメモリ、
Ｉ／Ｏは信号入出力装置、ALUは演算処理装置
である。プログラムメモリPMはリレーシーケン
スと等価なプログラムを記憶する。このプログラ
ムは命令の集合で構成され、各命令は第２図に示
すように、その命令INSの処理内容を意味するオ
ペレーシヨンコード部OPと、その命令INSの処
理対象の信号を指定するオペランド部ORとで構
成される。プログラムメモリPMはその内部に記
憶した命令を順次循環的に読み出す。読み出され
た命令のうち、そのオペレーシヨンコード部OP
は命令信号線６を通して演算処理装置ALUに送
られる。オペランド部ORは入出力選択信号線７
を通して信号入出力装置Ｉ／Ｏに入力される。信
号入出力装置Ｉ／Ｏはたとえばリミツトスイツチ
などのシーケンスコントローラの制御するプロセ
スの状態を検出する機器に接続される部分、およ
び電磁開閉器あるいはソレノイドバルブなどのシ
ーケンスコントローラが制御するプロセス機器に
接続される部分である。この信号入出力装置Ｉ／
Ｏはオペランド部ORを入力し、演算処理をする
対象の入出力信号を選択し、この入出力信号を、
演算処理装置ALUから入出力制御信号線１３を
介して印加される入出力制御信号のタイミングに
従つて入出力読出信号線１０を介して演算処理装
置ALUに入力する。演算処理装置ALUは演算処
理部１、アキユームレータ２、演算結果記憶レジ
スタ３を備え、命令信号線６を介して入力したオ
ペレーシヨンコードOPに従つて演算処理部１が
アキユームレータ２、信号入出力装置Ｉ／Ｏ、演
算結果記憶レジスタ３のそれぞれの信号に対して
所定の演算処理を実行する。そして、演算処理の
終了によりプログラムメモリPMに歩進信号を歩
進信号線８を介して印加し、次の命令を読み出
す。そして再び、演算処理部１が命令のオペレー
シヨン部OPに従つて演算処理を実行し、以後こ
の動作を繰り返すことによつて制御動作を続行す
る。
第３図はリレーシーケンスの一例を示したもの
であり、Ａ，Ｂ，Ｃ，Ｄ，Ｅは接点、Ｆはリレー
のコイルを示す。以下、この図を参照し、従来の
ものを更に詳細に説明する。このようなリレーシ
ーケンスはLOD，AND，OR，AND，STR，
OR STR，OUT命令の集合によつてプログラム
化され、このようにして作成されたプログラムが
プログラムメモリPMに記憶される。それぞれの
命令に対する演算処理装置ALUの処理内容は次
のとうりである。
であり、Ａ，Ｂ，Ｃ，Ｄ，Ｅは接点、Ｆはリレー
のコイルを示す。以下、この図を参照し、従来の
ものを更に詳細に説明する。このようなリレーシ
ーケンスはLOD，AND，OR，AND，STR，
OR STR，OUT命令の集合によつてプログラム
化され、このようにして作成されたプログラムが
プログラムメモリPMに記憶される。それぞれの
命令に対する演算処理装置ALUの処理内容は次
のとうりである。
LOD命令：アキユームレータ２の内容を演算結
果記憶レジスタ３に記憶し、信号入力装置Ｉ／
Ｏから信号をアキユームレータ２に読み込む。
果記憶レジスタ３に記憶し、信号入力装置Ｉ／
Ｏから信号をアキユームレータ２に読み込む。
AND命令：アキユームレータ２の内容と信号入
出力装置Ｉ／Ｏからの信号の論理積をとり、そ
の結果をアキユームレータ２に格納する。
出力装置Ｉ／Ｏからの信号の論理積をとり、そ
の結果をアキユームレータ２に格納する。
OR命令：アキユームレータ２の内容と信号入出
力装置Ｉ／Ｏからの信号の論理和をとり、その
結果をアキユームレータ２に格納る。
力装置Ｉ／Ｏからの信号の論理和をとり、その
結果をアキユームレータ２に格納る。
ANDSTR命令：アキユームレータ２の内容と演
算結果記憶レジスタ３の信号の論理積をとり、
その結果をアキユームレータ２に格納する。
算結果記憶レジスタ３の信号の論理積をとり、
その結果をアキユームレータ２に格納する。
ORSTR命令：アキユームレータ２の内容と演算
結果記憶レジスタ３の信号の論理和をとり、そ
の結果をアキユームレータ２に格納する。
結果記憶レジスタ３の信号の論理和をとり、そ
の結果をアキユームレータ２に格納する。
OUT命令：アキユームレータ２の内容を信号入
出力装置Ｉ／Ｏに出力する。
出力装置Ｉ／Ｏに出力する。
このような命令により第３図のリレーシーケン
スは第４図に示すようにプログラムされる。な
お、この図は説明の便宜上その右側にステツプ番
号を示した。以下、第４図を参照して説明を進め
る。まず、ステツプ１の命令がプログラムメモリ
PMから読み出されると、演算部１に命令信号線
６を通してオペレーシヨンコード部の「LOD」
が入力される。信号入出力装置Ｉ／Ｏは入出力選
択信号７を通してオペランド部の「Ａ」が選択さ
れ、入出力信号Ａの論理状態信号を出力する。演
算処理部１はアキユームレータ２からの出力をア
キユームレータ出力信号線９を介して演算結果記
憶レジスタ３に記憶する。演算結果記憶レジスタ
３は左右両方向にシフト可能で信号の入口および
出口を共通とした、いわゆるプツシユ・ダウン・
レジスタで構成してある。そして、記憶はシフト
信号線１２によつて印加されるシフト信号により
この演算結果記憶レジスタ３の内容をシフトしな
がら信号を取り込むことで行なわれる。演算結果
記憶レジスタ３にアキユームレータ２の内容を記
憶すると共に、アキユームレータ２には信号入出
力装置４からオペランド部の「Ａ」で選択された
信号Ａ（これはオペランド部の「Ａ」によつ選択
された接点ＡのON，OFFに対応した論理状態信
号“１”，“０”であるが、説明の便宜上、このよ
うな表現とした。以下、他のものについてもこの
表現方法をとる。）を読み込んで記憶する。ステ
ツプ２では、アキユームレータ２に記憶されてい
る信号Ａを演算結果記憶レジスタ３に記憶し、新
に選択された信号Ｂをアキユームレータ２に記憶
する。ステツプ３では、アキユームレータ２に記
憶されている信号Ｂと、信号入出力装置４で選択
された信号Ｃとの論理積演算を実行し、その演算
結果をアキユームレータ２に記憶する。ステツプ
４では、アキユームレータ２の内容を演算結果記
憶レジスタ３に記憶し、信号Ｄをアキユームレー
タ２に記憶する。ステツプ５では、アキユームレ
ータ２に記憶されている信号Ｄと、信号入出力装
置Ｉ／Ｏで選択された信号Ｅとの論理積演算を実
行し、その演算結果をアキユームレータ２に記憶
する。ステツプ６では、すなわちこの時点では最
後に演算結果記憶レジスタ３に記憶した信号がこ
の演算結果記憶レジスタ３からその読出信号線１
１を介して演算処理部１に入力されている。この
入力されている信号は信号Ｂと信号Ｃの論理積演
算結果の信号であり、この信号とアキユームレー
タ２の内容との論理和をとり、アキユームレータ
２に記憶する。演算結果記憶レジスタ３は記憶デ
ータの読み出しと共に、記憶動作とは反対の方向
にシフトされる。ステツプ７では、演算結果記憶
レジスタ３の最も出力側には信号Ａが記憶されて
いる。これは前ステツプ６でのシフト動作によ
る。この演算結果記憶レジスタ３からの信号Ａは
読出信号線１１を介して演算処理部１に入力され
る。この信号Ａとアキユームレータ２の内容との
論理積演算結果がアキユームレータ２に記憶され
る。次に、ステツプ８では、アキユームレータ２
の内容を、信号入出力装置Ｉ／Ｏ内でオペランド
部の「Ｆ」によつて選択された位置に出力する。
スは第４図に示すようにプログラムされる。な
お、この図は説明の便宜上その右側にステツプ番
号を示した。以下、第４図を参照して説明を進め
る。まず、ステツプ１の命令がプログラムメモリ
PMから読み出されると、演算部１に命令信号線
６を通してオペレーシヨンコード部の「LOD」
が入力される。信号入出力装置Ｉ／Ｏは入出力選
択信号７を通してオペランド部の「Ａ」が選択さ
れ、入出力信号Ａの論理状態信号を出力する。演
算処理部１はアキユームレータ２からの出力をア
キユームレータ出力信号線９を介して演算結果記
憶レジスタ３に記憶する。演算結果記憶レジスタ
３は左右両方向にシフト可能で信号の入口および
出口を共通とした、いわゆるプツシユ・ダウン・
レジスタで構成してある。そして、記憶はシフト
信号線１２によつて印加されるシフト信号により
この演算結果記憶レジスタ３の内容をシフトしな
がら信号を取り込むことで行なわれる。演算結果
記憶レジスタ３にアキユームレータ２の内容を記
憶すると共に、アキユームレータ２には信号入出
力装置４からオペランド部の「Ａ」で選択された
信号Ａ（これはオペランド部の「Ａ」によつ選択
された接点ＡのON，OFFに対応した論理状態信
号“１”，“０”であるが、説明の便宜上、このよ
うな表現とした。以下、他のものについてもこの
表現方法をとる。）を読み込んで記憶する。ステ
ツプ２では、アキユームレータ２に記憶されてい
る信号Ａを演算結果記憶レジスタ３に記憶し、新
に選択された信号Ｂをアキユームレータ２に記憶
する。ステツプ３では、アキユームレータ２に記
憶されている信号Ｂと、信号入出力装置４で選択
された信号Ｃとの論理積演算を実行し、その演算
結果をアキユームレータ２に記憶する。ステツプ
４では、アキユームレータ２の内容を演算結果記
憶レジスタ３に記憶し、信号Ｄをアキユームレー
タ２に記憶する。ステツプ５では、アキユームレ
ータ２に記憶されている信号Ｄと、信号入出力装
置Ｉ／Ｏで選択された信号Ｅとの論理積演算を実
行し、その演算結果をアキユームレータ２に記憶
する。ステツプ６では、すなわちこの時点では最
後に演算結果記憶レジスタ３に記憶した信号がこ
の演算結果記憶レジスタ３からその読出信号線１
１を介して演算処理部１に入力されている。この
入力されている信号は信号Ｂと信号Ｃの論理積演
算結果の信号であり、この信号とアキユームレー
タ２の内容との論理和をとり、アキユームレータ
２に記憶する。演算結果記憶レジスタ３は記憶デ
ータの読み出しと共に、記憶動作とは反対の方向
にシフトされる。ステツプ７では、演算結果記憶
レジスタ３の最も出力側には信号Ａが記憶されて
いる。これは前ステツプ６でのシフト動作によ
る。この演算結果記憶レジスタ３からの信号Ａは
読出信号線１１を介して演算処理部１に入力され
る。この信号Ａとアキユームレータ２の内容との
論理積演算結果がアキユームレータ２に記憶され
る。次に、ステツプ８では、アキユームレータ２
の内容を、信号入出力装置Ｉ／Ｏ内でオペランド
部の「Ｆ」によつて選択された位置に出力する。
以上の説明から明らかなように、第３図に示し
たリレーシーケンスは第４図に示した当該リレー
シーケンスと等価なプログラムによつて処理され
る。
たリレーシーケンスは第４図に示した当該リレー
シーケンスと等価なプログラムによつて処理され
る。
以上のように構成した従来のものにおいては、
LOD命令により演算結果記憶レジスタ３にそれ
までの演算結果を記憶すること、および
ANDSTR，ORSTRという命令により演算結果
記憶レジスタ３に記憶している内容を読み出して
演算に使用すること等、その他の命令についても
その命令内容を充分理解していなければプログラ
ミングができず、更にこれらを理解するためには
シーケンスコントローラの内部構成をもある程度
知つていることが要求される。また、第３図と第
４図との対応からも明らかなように、命令の表現
とリレーシーケンスのシンボル記号とが１対１に
対応せず、命令の表現がアルフアベツトの言語形
式となり、第３図のリレーシーケンスを第４図の
ような言語形式のプログラムに書き直さなければ
ならない。このため、従来のものにおいては、プ
ログラマがかなりの知識を修得する必要があり、
しかもリレーシーケンスをプログラム化するため
にかなりの工数を必要としてしまう欠点があつ
た。
LOD命令により演算結果記憶レジスタ３にそれ
までの演算結果を記憶すること、および
ANDSTR，ORSTRという命令により演算結果
記憶レジスタ３に記憶している内容を読み出して
演算に使用すること等、その他の命令についても
その命令内容を充分理解していなければプログラ
ミングができず、更にこれらを理解するためには
シーケンスコントローラの内部構成をもある程度
知つていることが要求される。また、第３図と第
４図との対応からも明らかなように、命令の表現
とリレーシーケンスのシンボル記号とが１対１に
対応せず、命令の表現がアルフアベツトの言語形
式となり、第３図のリレーシーケンスを第４図の
ような言語形式のプログラムに書き直さなければ
ならない。このため、従来のものにおいては、プ
ログラマがかなりの知識を修得する必要があり、
しかもリレーシーケンスをプログラム化するため
にかなりの工数を必要としてしまう欠点があつ
た。
また、第４図のように変換した言語形式のプロ
グラムから第４図のリレーシーケンスを作成する
場合、いわゆる逆変換する場合においても、リレ
ーシーケンスのシンボルと言語形式の命令とが
１：１に対応しないため、困難を極めるという欠
点があつた。
グラムから第４図のリレーシーケンスを作成する
場合、いわゆる逆変換する場合においても、リレ
ーシーケンスのシンボルと言語形式の命令とが
１：１に対応しないため、困難を極めるという欠
点があつた。
そこで、プログラミングパネル上に、第５図に
示すようなリレーシーケンスの構成要素をキート
ツプに描いたキーK1，K2，K3，…，K9を備え、
これらのキーの組み合せにより、例えば第６図の
ようなリレーシーケンスをキー操作によりそのま
まプログラミングできるようにすれば、命令の表
現とリレーシーケンスのシンボル記号とを１対１
に対応できるため、前記欠点を取り除くことがで
きる。
示すようなリレーシーケンスの構成要素をキート
ツプに描いたキーK1，K2，K3，…，K9を備え、
これらのキーの組み合せにより、例えば第６図の
ようなリレーシーケンスをキー操作によりそのま
まプログラミングできるようにすれば、命令の表
現とリレーシーケンスのシンボル記号とを１対１
に対応できるため、前記欠点を取り除くことがで
きる。
本発明は上記の点に鑑みて成されたものであ
り、その目的とするところは、リレーシーケンス
のシンボル記号と１対１に対応した命令群によつ
て構成されたプログラムを演算処理できるシーケ
ンスコントローラの演算処理装置を得ることにあ
る。
り、その目的とするところは、リレーシーケンス
のシンボル記号と１対１に対応した命令群によつ
て構成されたプログラムを演算処理できるシーケ
ンスコントローラの演算処理装置を得ることにあ
る。
上記の目的を達成するため本発明の特徴とする
ところは、２つの記憶手段を有することにある。
一方の記憶手段は、リレーシーケンスの分岐開始
点での論理演算結果を順次記憶する。他方の記憶
手段は、前記一方の記憶手段に記憶した論理演算
結果をもとにして前記分岐点より分岐した各枝の
論理演算結果を順次記憶する。
ところは、２つの記憶手段を有することにある。
一方の記憶手段は、リレーシーケンスの分岐開始
点での論理演算結果を順次記憶する。他方の記憶
手段は、前記一方の記憶手段に記憶した論理演算
結果をもとにして前記分岐点より分岐した各枝の
論理演算結果を順次記憶する。
以下、第７図に示す本発明の一実施例について
説明する。この図はシーケンスコントローラの全
体図であり、第１図と同符号部分は同部分を示
す。PDR1，PDR2は本発明の主要部を成す第１、
第２の記憶手段であり、実施例においては、左右
両方へシフト可能で、信号の入口と出口が共通と
なつている、いわゆるプツシユ・ダウン・レジス
タを使用した場合について示してある。そして、
それぞれのプツシユ・ダウン・レジスタPDR1，
PDR2にはアキユームレータ信号出力線９によつ
てアキユームレータ２の内容を入力する。更に、
各プツシユ・ダウン・レジスタPDR1，PDR2の
出力は演算部１に読出信号線１５，１６を介して
常時入力する。この場合、各プツシユ・ダウン・
レジスタPDR1，PDR2の出力は、最も入口側の
ビツトに記憶された信号が演算処理部１に入力さ
れる。１７，１８はプツシユ・ダウン・レジスタ
PDR1，PDR2をシフト作動するシフト信号を演
算処理部１から各プツシユ・ダウン・レジスタ
PDR1，PDR2に印加するシフト信号線である。
各プツシユ・ダウン・レジスタPDR1，PDR2は
それに右シフト信号を印加すると、それまでに記
憶していた信号をすべて１ビツトだけ右にシフト
し、最も入口側に位置したビツトにアキユームレ
ータ２の内容を記憶する。そして、最も入口側に
位置したビツトに記憶した内容を読出信号線１
５，１６を介して演算処理部１に入力する。逆
に、左シフト信号を印加すると、それまでに記憶
していた信号をすべて１ビツトだけ左にシフト
し、この結果、最も入口側のビツトに移された信
号が演算部１に入力される。
説明する。この図はシーケンスコントローラの全
体図であり、第１図と同符号部分は同部分を示
す。PDR1，PDR2は本発明の主要部を成す第１、
第２の記憶手段であり、実施例においては、左右
両方へシフト可能で、信号の入口と出口が共通と
なつている、いわゆるプツシユ・ダウン・レジス
タを使用した場合について示してある。そして、
それぞれのプツシユ・ダウン・レジスタPDR1，
PDR2にはアキユームレータ信号出力線９によつ
てアキユームレータ２の内容を入力する。更に、
各プツシユ・ダウン・レジスタPDR1，PDR2の
出力は演算部１に読出信号線１５，１６を介して
常時入力する。この場合、各プツシユ・ダウン・
レジスタPDR1，PDR2の出力は、最も入口側の
ビツトに記憶された信号が演算処理部１に入力さ
れる。１７，１８はプツシユ・ダウン・レジスタ
PDR1，PDR2をシフト作動するシフト信号を演
算処理部１から各プツシユ・ダウン・レジスタ
PDR1，PDR2に印加するシフト信号線である。
各プツシユ・ダウン・レジスタPDR1，PDR2は
それに右シフト信号を印加すると、それまでに記
憶していた信号をすべて１ビツトだけ右にシフト
し、最も入口側に位置したビツトにアキユームレ
ータ２の内容を記憶する。そして、最も入口側に
位置したビツトに記憶した内容を読出信号線１
５，１６を介して演算処理部１に入力する。逆
に、左シフト信号を印加すると、それまでに記憶
していた信号をすべて１ビツトだけ左にシフト
し、この結果、最も入口側のビツトに移された信
号が演算部１に入力される。
本発明によれば、第５図に示すようなリレーシ
ーケンスのシンボル記号でプログラムを構成する
ことができる。第５図に示すキーのうち、接続状
態を示す接続状態キーK1，K2，K3，K4，K5とリ
レーシーケンスの構成素子を示す素子キーK7，
K9，K9はそれぞれを単独で１つの命令を構成す
るようにしてもよいが、実施例においては接続状
態キーのうち、リレーシーケンスの始端点Ｓを示
す始端キーK1、分岐継続点B2を示す分岐継続キ
ーK2、分岐終端点B3を表す分岐終端キーK3、分
岐開始点B4を示す分岐開始キーK4は常開接点キ
ーK7、常閉接点キーK8、リレーコイルキーK9を
組み合せて１つの命令を作成するようにした場合
について示し、分岐集合点B5，B6を示す分岐集
合キーK5，K6および素子キーK7，K8，K9はそれ
ぞれ単独で１つの命令を構成するようにした場合
について示す。
ーケンスのシンボル記号でプログラムを構成する
ことができる。第５図に示すキーのうち、接続状
態を示す接続状態キーK1，K2，K3，K4，K5とリ
レーシーケンスの構成素子を示す素子キーK7，
K9，K9はそれぞれを単独で１つの命令を構成す
るようにしてもよいが、実施例においては接続状
態キーのうち、リレーシーケンスの始端点Ｓを示
す始端キーK1、分岐継続点B2を示す分岐継続キ
ーK2、分岐終端点B3を表す分岐終端キーK3、分
岐開始点B4を示す分岐開始キーK4は常開接点キ
ーK7、常閉接点キーK8、リレーコイルキーK9を
組み合せて１つの命令を作成するようにした場合
について示し、分岐集合点B5，B6を示す分岐集
合キーK5，K6および素子キーK7，K8，K9はそれ
ぞれ単独で１つの命令を構成するようにした場合
について示す。
第８図は第３図に示すリレーシーケンスをプロ
グラムするためのキーK1，K2，K3，…，K9の操
作状態を示した図であり、第９図はこれによつて
作成されたプログラムを示す。なお、第９図の右
側には説明の便宜上、ステツプ番号を示してあ
る。このようにして作成されたプログラムがプロ
グラムメモリPMに記憶される。第１０図はそれ
ぞれの命令に対する演算処理装置ALUの処理内
容を図示したものであり、以下この図を参照して
各命令の処理内容を説明する。なお、説明の便宜
上、接点はＸとしリレーコイルはＹとする。更
に、第１、第２のプツシユ・ダウン・レジスタ
PDR1，PDR2に付した矢印は当該レジスタのシ
フト方向を示す。
グラムするためのキーK1，K2，K3，…，K9の操
作状態を示した図であり、第９図はこれによつて
作成されたプログラムを示す。なお、第９図の右
側には説明の便宜上、ステツプ番号を示してあ
る。このようにして作成されたプログラムがプロ
グラムメモリPMに記憶される。第１０図はそれ
ぞれの命令に対する演算処理装置ALUの処理内
容を図示したものであり、以下この図を参照して
各命令の処理内容を説明する。なお、説明の便宜
上、接点はＸとしリレーコイルはＹとする。更
に、第１、第２のプツシユ・ダウン・レジスタ
PDR1，PDR2に付した矢印は当該レジスタのシ
フト方向を示す。
「キーK1」と「キーK7（またはキーK8）」との
組合せ命令：第１のプツシユ・ダウン・レジスタ
PDR1に論理的に“１”の信号をシフトして記憶
し、アキユームレータ２に信号入出力装置Ｉ／Ｏ
から信号Ｘを読み込む。
組合せ命令：第１のプツシユ・ダウン・レジスタ
PDR1に論理的に“１”の信号をシフトして記憶
し、アキユームレータ２に信号入出力装置Ｉ／Ｏ
から信号Ｘを読み込む。
「キーK4」と「キーK7（またはキーK8）」との
組合せ命令：第１のプツシユ・ダウン・レジスタ
PDR1にアキユームレータ２の内容を記憶し、ア
キユームレータ２の内容と信号入出力装置Ｉ／Ｏ
からの信号との論理積演算結果をアキユームレー
タ２に記憶する。
組合せ命令：第１のプツシユ・ダウン・レジスタ
PDR1にアキユームレータ２の内容を記憶し、ア
キユームレータ２の内容と信号入出力装置Ｉ／Ｏ
からの信号との論理積演算結果をアキユームレー
タ２に記憶する。
「キーK2」と「キーK7（またはキーK8）」との
組合せ命令：アキユームレータ２の内容を第２の
プツシユ・ダウン・レジスタPDR2に記憶し、第
１のプツシユ・ダウン・レジスタPDR1と信号入
出力装置Ｉ／Ｏとからの信号の論理積演算結果を
アキユームレータ２に記憶する。ただし、第１の
プツシユ・ダウン・レジスタは読み出しの際、シ
フトしない。
組合せ命令：アキユームレータ２の内容を第２の
プツシユ・ダウン・レジスタPDR2に記憶し、第
１のプツシユ・ダウン・レジスタPDR1と信号入
出力装置Ｉ／Ｏとからの信号の論理積演算結果を
アキユームレータ２に記憶する。ただし、第１の
プツシユ・ダウン・レジスタは読み出しの際、シ
フトしない。
「キーK3」と「キーK7（またはキーK8）」との
組合せ命令：アキユームレータ２の内容を第２の
プツシユ・ダウン・レジスタPDR2に記憶し、第
１のプツシユ・ダウン・レジスタPDR1と信号入
出力装置Ｉ／Ｏとからの信号の論理積演算結果を
アキユームレータ２に記憶する。ただし、第１の
プツシユ・ダウン・レジスタPDR1は読み出しの
際、矢印の方向にシフトする。
組合せ命令：アキユームレータ２の内容を第２の
プツシユ・ダウン・レジスタPDR2に記憶し、第
１のプツシユ・ダウン・レジスタPDR1と信号入
出力装置Ｉ／Ｏとからの信号の論理積演算結果を
アキユームレータ２に記憶する。ただし、第１の
プツシユ・ダウン・レジスタPDR1は読み出しの
際、矢印の方向にシフトする。
「キーK7（またはキーK8）」命令：アキユーム
レータ２の内容と信号入出力装置Ｉ／Ｏから信号
との論理積演算を行ない、その演算結果をアキユ
ームレータ２に記憶する。
レータ２の内容と信号入出力装置Ｉ／Ｏから信号
との論理積演算を行ない、その演算結果をアキユ
ームレータ２に記憶する。
「キーK5」命令：第２のプツシユ・ダウン・
レジスタPDR2の出力信号とアキユームレータ２
の内容との論理和演算を行ない、その演算結果を
アキユームレータ２に記憶する。
レジスタPDR2の出力信号とアキユームレータ２
の内容との論理和演算を行ない、その演算結果を
アキユームレータ２に記憶する。
「キーK6」命令：「キーK5」命令と同一。
「キーK9」命令：アキユームレータ２の内容
を信号入出力装置Ｉ／Ｏに出力する。
を信号入出力装置Ｉ／Ｏに出力する。
「キーK4」と「キーK9」との組合す命令：第
１のプツシユ・ダウン・レジスタPDR1にアキユ
ームレータ２の内容を記憶し、アキユームレータ
２の内容を信号入出力装置Ｉ／Ｏに出力する。こ
れはコイルが更に分岐する場合に使用する。
１のプツシユ・ダウン・レジスタPDR1にアキユ
ームレータ２の内容を記憶し、アキユームレータ
２の内容を信号入出力装置Ｉ／Ｏに出力する。こ
れはコイルが更に分岐する場合に使用する。
「キーK2」と「キーK9」との組合せ命令：第
１のプツシユ・ダウン・レジスタPDR1の出力信
号をアキユームレータ２に読み込み、信号入出力
装置Ｉ／Ｏにその信号を出力する。ただし、第１
のプツシユ・ダウン・レジスタPDR1は読み出し
の際、シフトしない。
１のプツシユ・ダウン・レジスタPDR1の出力信
号をアキユームレータ２に読み込み、信号入出力
装置Ｉ／Ｏにその信号を出力する。ただし、第１
のプツシユ・ダウン・レジスタPDR1は読み出し
の際、シフトしない。
「キーK3」と「キーK9」との組み合せ：第１
のプツシユ・ダウン・レジスタPDR1の出力信号
をアキユームレータ２に読み込み、信号入出力装
置Ｉ／Ｏにその信号を出力する。ただし、第１の
プツシユ・ダウン・レジスタPDR1は読み出しの
際、矢印の方向にシフトする。
のプツシユ・ダウン・レジスタPDR1の出力信号
をアキユームレータ２に読み込み、信号入出力装
置Ｉ／Ｏにその信号を出力する。ただし、第１の
プツシユ・ダウン・レジスタPDR1は読み出しの
際、矢印の方向にシフトする。
各命令に対する処理内容は以上のとうりである。
演算処理装置ALUの演算処理部１はプログラ
ムメモリPMから前記の命令を読み取ることによ
り、前記に予め定めた状態に第１、第２のプツシ
ユ・ダウン・レジスタPDR1，PDR2を適当なタ
イミングでシフト操作すると共に、所定の演算処
理を実行する。
ムメモリPMから前記の命令を読み取ることによ
り、前記に予め定めた状態に第１、第２のプツシ
ユ・ダウン・レジスタPDR1，PDR2を適当なタ
イミングでシフト操作すると共に、所定の演算処
理を実行する。
以下、動作について説明する。プログラムメモ
リPMに記憶されたプログラムは、第２図に示し
たのと同様、各命令INSは命令の処理内容を意味
するオペレーシヨンコードOPと、処理対象の信
号を選択するためのオペランドORで構成され
る。実施例の場合、オペレーシヨンコード部OP
は第５図の各キーK1，K2，K3，…，K9と対応し
たコードとなる。このオペレーシヨンコードOP
は命令信号線６を通して演算処理部１に入力さ
れ、演算処理部１に演算処理の内容を伝える。オ
ペランド部ORは入出力選択信号線７を通して信
号入出力装置Ｉ／Ｏに入力され、演算処理の対象
となる入出力信号を選択する。信号入出力装置
Ｉ／Ｏは選択した信号を、入出力制御信号線１３
によつて演算処理部１から送られて来た入出力制
御信号のタイミングに従つて、これを入出力読出
信号として入出力読出信号線１０を通して演算処
理部１へ伝える。また、アキユームレータ２の内
容はアキユームレータ出力信号線９を通して入出
力制御信号のタイミングで、入出力選択信号７で
選択した位置にラツチし、出力する。演算処理部
１は命令信号線６によつて入力されたオペレーシ
ヨンコードOPに従つて、アキユームレータ２、
信号入出力装置Ｉ／Ｏ、第１、第２のプツシユ・
ダウン・レジスタPDR1，PDR2のそれぞれに対
して所定の処理操作および演算処理を実行する。
そして、演算処理の終了とともにプログラムカウ
ンタPMに歩進信号線８を通して歩進信号を印加
し、プログラムメモリ５の読み出し先番地を１つ
更進し、次の命令を読み出す。そして、更に上記
の動作を繰り返し、制御を続行する。第１、第２
のプツシユ・ダウン・レジスタPDR1，PDR2は
左右両方向へシフト可能なシフトレジスタであ
り、これらレジスタPDR1，PDR2への信号の記
憶は演算処理部１からのシフト信号を各プツシ
ユ・ダウン・レジスタPDR1，PDR2へ印加し各
プツシユ・ダウン・レジスタPDR1，PDR2の内
容を奥側へシフトし、最も入口側へアキユームレ
ータ２の内容を記憶することにより行なう。そし
て、最も入口側のビツトに記憶した信号は読出信
号線１５，１６を通して演算処理部１に入力し、
演算処理対象の信号として使用する。
リPMに記憶されたプログラムは、第２図に示し
たのと同様、各命令INSは命令の処理内容を意味
するオペレーシヨンコードOPと、処理対象の信
号を選択するためのオペランドORで構成され
る。実施例の場合、オペレーシヨンコード部OP
は第５図の各キーK1，K2，K3，…，K9と対応し
たコードとなる。このオペレーシヨンコードOP
は命令信号線６を通して演算処理部１に入力さ
れ、演算処理部１に演算処理の内容を伝える。オ
ペランド部ORは入出力選択信号線７を通して信
号入出力装置Ｉ／Ｏに入力され、演算処理の対象
となる入出力信号を選択する。信号入出力装置
Ｉ／Ｏは選択した信号を、入出力制御信号線１３
によつて演算処理部１から送られて来た入出力制
御信号のタイミングに従つて、これを入出力読出
信号として入出力読出信号線１０を通して演算処
理部１へ伝える。また、アキユームレータ２の内
容はアキユームレータ出力信号線９を通して入出
力制御信号のタイミングで、入出力選択信号７で
選択した位置にラツチし、出力する。演算処理部
１は命令信号線６によつて入力されたオペレーシ
ヨンコードOPに従つて、アキユームレータ２、
信号入出力装置Ｉ／Ｏ、第１、第２のプツシユ・
ダウン・レジスタPDR1，PDR2のそれぞれに対
して所定の処理操作および演算処理を実行する。
そして、演算処理の終了とともにプログラムカウ
ンタPMに歩進信号線８を通して歩進信号を印加
し、プログラムメモリ５の読み出し先番地を１つ
更進し、次の命令を読み出す。そして、更に上記
の動作を繰り返し、制御を続行する。第１、第２
のプツシユ・ダウン・レジスタPDR1，PDR2は
左右両方向へシフト可能なシフトレジスタであ
り、これらレジスタPDR1，PDR2への信号の記
憶は演算処理部１からのシフト信号を各プツシ
ユ・ダウン・レジスタPDR1，PDR2へ印加し各
プツシユ・ダウン・レジスタPDR1，PDR2の内
容を奥側へシフトし、最も入口側へアキユームレ
ータ２の内容を記憶することにより行なう。そし
て、最も入口側のビツトに記憶した信号は読出信
号線１５，１６を通して演算処理部１に入力し、
演算処理対象の信号として使用する。
以下、第９図を参照して、更に詳細に説明す
る。まず、ステツプ１の命令はリレーシーケンス
の母線からの接点を示す。この命令では、論理的
に“１”の信号を第１のプツシユ・ダウン・レジ
スタPDR1に記憶し、アキユームレータ２には信
号入出力装置Ｉ／Ｏからオペランド部の「Ａ」で
指定された信号Ａを読み込み記憶する。ステツプ
２では、アキユームレータ２の内容を第１のプツ
シユ・ダウン・レジスタPDR1に記憶し、アキユ
ームレータ２の内容と信号入出力装置Ｉ／Ｏから
の信号Ｂとを論理積演算し、その演算結果をアキ
ユームレータ２に記憶する。ステツプ３では、ア
キユームレータ２の内容と信号入出力装置Ｉ／Ｏ
からの信号Ｃとを論理積演算し、この演算結果を
アキユームレータ２に記憶する。この時点で、ア
キユームレータ２には信号Ａと信号Ｂと信号Ｃと
の論理積演算結果が絡納される。ステツプ４では
アキユームレータ２の内容を第２のプツシユ・ダ
ウン・レジスタPDR2に記憶し、第１のプツシ
ユ・ダウン・レジスタPDR1からの信号と信号Ｄ
とを論理積演算し、その演算結果をアキユームレ
ータ２に記憶する。この演算の実行とともに第１
のプツシユ・ダウン・レジスタPDR1の内容を信
号の出口側にシフトする。これにより、第１のプ
ツシユ・ダウン・レジスタPDR1は信号Ａを出力
するので、アキユームレータ２には信号Ａと信号
Ｄとの論理積演算結果が記憶される。ステツプ５
では、アキユームレータ２の内容と信号入出力装
置Ｉ／Ｏからの信号Ｅとを論理積演算し、その演
算結果をアキユームレータ２に記憶する。ステツ
プ６では、アキユームレータ２の内容、すなわち
信号Ａと信号Ｄと信号Ｅとの論理積演算結果と、
第２のプツシユ・ダウン・レジスタPDR2の出力
信号、すなわち信号Ａと信号Ｂと信号Ｃとの論理
積演算結果とを論理和演算し、その演算結果をア
キユームレータ２に記憶する。この演算ととも
に、第２のプツシユ・ダウン・レジスタPDR2を
奥側にシフトする。ステツプ７では、アキユーム
レータ２の内容、すなわち最終結果を信号入出力
装置Ｉ／Ｏのオペランド「Ｆ」で選択された位置
にラツチし、出力する。
る。まず、ステツプ１の命令はリレーシーケンス
の母線からの接点を示す。この命令では、論理的
に“１”の信号を第１のプツシユ・ダウン・レジ
スタPDR1に記憶し、アキユームレータ２には信
号入出力装置Ｉ／Ｏからオペランド部の「Ａ」で
指定された信号Ａを読み込み記憶する。ステツプ
２では、アキユームレータ２の内容を第１のプツ
シユ・ダウン・レジスタPDR1に記憶し、アキユ
ームレータ２の内容と信号入出力装置Ｉ／Ｏから
の信号Ｂとを論理積演算し、その演算結果をアキ
ユームレータ２に記憶する。ステツプ３では、ア
キユームレータ２の内容と信号入出力装置Ｉ／Ｏ
からの信号Ｃとを論理積演算し、この演算結果を
アキユームレータ２に記憶する。この時点で、ア
キユームレータ２には信号Ａと信号Ｂと信号Ｃと
の論理積演算結果が絡納される。ステツプ４では
アキユームレータ２の内容を第２のプツシユ・ダ
ウン・レジスタPDR2に記憶し、第１のプツシ
ユ・ダウン・レジスタPDR1からの信号と信号Ｄ
とを論理積演算し、その演算結果をアキユームレ
ータ２に記憶する。この演算の実行とともに第１
のプツシユ・ダウン・レジスタPDR1の内容を信
号の出口側にシフトする。これにより、第１のプ
ツシユ・ダウン・レジスタPDR1は信号Ａを出力
するので、アキユームレータ２には信号Ａと信号
Ｄとの論理積演算結果が記憶される。ステツプ５
では、アキユームレータ２の内容と信号入出力装
置Ｉ／Ｏからの信号Ｅとを論理積演算し、その演
算結果をアキユームレータ２に記憶する。ステツ
プ６では、アキユームレータ２の内容、すなわち
信号Ａと信号Ｄと信号Ｅとの論理積演算結果と、
第２のプツシユ・ダウン・レジスタPDR2の出力
信号、すなわち信号Ａと信号Ｂと信号Ｃとの論理
積演算結果とを論理和演算し、その演算結果をア
キユームレータ２に記憶する。この演算ととも
に、第２のプツシユ・ダウン・レジスタPDR2を
奥側にシフトする。ステツプ７では、アキユーム
レータ２の内容、すなわち最終結果を信号入出力
装置Ｉ／Ｏのオペランド「Ｆ」で選択された位置
にラツチし、出力する。
以上のようにすれば、第９図に示したプログラ
ムによつて、第８図に示したリレーシーケンスと
同等のシーケンス制御を実現することができる。
シーケンスコントローラはこのプログラムを順次
循環的に実行し、入力信号Ａ，Ｂ，Ｃ，Ｄ，Ｅの
状態に応じ、その状態によつて予め定めた状態に
リレーコイルＦを制御する。
ムによつて、第８図に示したリレーシーケンスと
同等のシーケンス制御を実現することができる。
シーケンスコントローラはこのプログラムを順次
循環的に実行し、入力信号Ａ，Ｂ，Ｃ，Ｄ，Ｅの
状態に応じ、その状態によつて予め定めた状態に
リレーコイルＦを制御する。
なお、実施例においては、接点が常開接点であ
る場合のリレーシーケンスを例に取つて説明した
が、接点が常閉接点である場合、信号入出力装置
Ｉ／Ｏからの信号は演算処理装置ALUの信号の
入口部に設けた図示しない信号反転回路により反
転して入力するようにしてある。これは従来と同
一である。したがつて、常閉接点がリレーシーケ
ンス中に存在する場合もその演算処理は、常開接
点と同様に扱うことができる。ちなみに、第１０
図において、命令欄の括弧内は接点が常閉接点で
ある場合を示してある。
る場合のリレーシーケンスを例に取つて説明した
が、接点が常閉接点である場合、信号入出力装置
Ｉ／Ｏからの信号は演算処理装置ALUの信号の
入口部に設けた図示しない信号反転回路により反
転して入力するようにしてある。これは従来と同
一である。したがつて、常閉接点がリレーシーケ
ンス中に存在する場合もその演算処理は、常開接
点と同様に扱うことができる。ちなみに、第１０
図において、命令欄の括弧内は接点が常閉接点で
ある場合を示してある。
以上、実施例においては、第１、第２の記憶手
段としてプツシユ・ダウン・レジスタを使用した
場合について説明したが、これは次のようにして
もよい。すなわち、シーケンスコントローラはそ
の主要部にマイクロ・コンピユータ等を使用する
場合がある。勿論、この場合でも、プツシユ・ダ
ウン・レジスタPDR1，PDR2を追加するように
してもよい。しかし、マイクロ・コンピユータが
持つている読み書き自在な記憶装置を利用しても
同一機能を達成できる。この場合は、当該記憶装
置の予め定めたアドレスを記憶手段として確保す
る。そして、シフト動作においては、この記憶内
容をマイクロ・コンピユータのアキユームレータ
に読み出し、このアキユームレータ内でマイク
ロ・コンピユータの機能を利用してその内容をシ
フトする。そして、シフト終了後のアキユームレ
ータの内容を前記した同一のアドレスに格納する
ようにしてもよい。また、これは第１、第２の記
憶手段として、マイクロ・コンピユータが持つて
いる読み書き自在な記憶装置の複数のアドレスか
らなる所定のエリアをそれぞれに割り当て、当該
エリアの各アドレスを指定するポインタの移動に
よつても同一機能の実現は可能である。しかし、
実施例のように、第１、第２の記憶手段として、
プツシユ・ダウン・レジスタを使用すれば、処理
操作を単純化できる効果がある。
段としてプツシユ・ダウン・レジスタを使用した
場合について説明したが、これは次のようにして
もよい。すなわち、シーケンスコントローラはそ
の主要部にマイクロ・コンピユータ等を使用する
場合がある。勿論、この場合でも、プツシユ・ダ
ウン・レジスタPDR1，PDR2を追加するように
してもよい。しかし、マイクロ・コンピユータが
持つている読み書き自在な記憶装置を利用しても
同一機能を達成できる。この場合は、当該記憶装
置の予め定めたアドレスを記憶手段として確保す
る。そして、シフト動作においては、この記憶内
容をマイクロ・コンピユータのアキユームレータ
に読み出し、このアキユームレータ内でマイク
ロ・コンピユータの機能を利用してその内容をシ
フトする。そして、シフト終了後のアキユームレ
ータの内容を前記した同一のアドレスに格納する
ようにしてもよい。また、これは第１、第２の記
憶手段として、マイクロ・コンピユータが持つて
いる読み書き自在な記憶装置の複数のアドレスか
らなる所定のエリアをそれぞれに割り当て、当該
エリアの各アドレスを指定するポインタの移動に
よつても同一機能の実現は可能である。しかし、
実施例のように、第１、第２の記憶手段として、
プツシユ・ダウン・レジスタを使用すれば、処理
操作を単純化できる効果がある。
また、実施例においては、リレーシーケンスの
シンボル信号を第５図のようにした場合について
示したが、本発明はこのシンボル記号に限定され
るものではなく、このシンボル記号は必要に応じ
他の形態のシンボル記号を採用してもよい。
シンボル信号を第５図のようにした場合について
示したが、本発明はこのシンボル記号に限定され
るものではなく、このシンボル記号は必要に応じ
他の形態のシンボル記号を採用してもよい。
要するに、本発明はリレーシーケンスの分岐開
始点での論理演算結果を順次記憶する第１の記憶
手段と、この第１の記憶手段に記憶した論理演算
結果をもとにして前記分岐点に連なる各枝の論理
演算結果を順次記憶する第２の記憶手段とを具備
し、これらの第１、第２の記憶手段に記憶した内
容をもとにして演算処理を実行するシーケンスコ
ントローラの演算処理装置にある。したがつて、
記憶手段としてこれと同一の機能を有するもので
あれば、前記したようなものに限定されるもので
はない。また、シンボル記号もリレーシーケンス
の分岐点、およびこの分岐点に連なる技の区別が
明確化できるものであれば、そのシンボル記号の
形態は任意である。
始点での論理演算結果を順次記憶する第１の記憶
手段と、この第１の記憶手段に記憶した論理演算
結果をもとにして前記分岐点に連なる各枝の論理
演算結果を順次記憶する第２の記憶手段とを具備
し、これらの第１、第２の記憶手段に記憶した内
容をもとにして演算処理を実行するシーケンスコ
ントローラの演算処理装置にある。したがつて、
記憶手段としてこれと同一の機能を有するもので
あれば、前記したようなものに限定されるもので
はない。また、シンボル記号もリレーシーケンス
の分岐点、およびこの分岐点に連なる技の区別が
明確化できるものであれば、そのシンボル記号の
形態は任意である。
以上の説明から明らかなように、本発明はリレ
ーシーケンスの分岐開始点での論理演算結果を順
次記憶する第１の記憶手段と、この第１の記憶手
段に記憶した論理演算結果をもとにして前記分岐
点に連なる各枝の論理演算結果を順次記憶する第
２の記憶手段とを具備し、これら第１、第２の記
憶手段に記憶した内容をもとにして演算処理を実
行するようにしたものであるため、リレーシーケ
ンスのシンボル記号と１対１に対応した命令によ
つて構成されたプログラムを演算処理することが
できる。
ーシーケンスの分岐開始点での論理演算結果を順
次記憶する第１の記憶手段と、この第１の記憶手
段に記憶した論理演算結果をもとにして前記分岐
点に連なる各枝の論理演算結果を順次記憶する第
２の記憶手段とを具備し、これら第１、第２の記
憶手段に記憶した内容をもとにして演算処理を実
行するようにしたものであるため、リレーシーケ
ンスのシンボル記号と１対１に対応した命令によ
つて構成されたプログラムを演算処理することが
できる。
第１図は従来例のシーケンスコントローラの構
成を示すブロツク結線図、第２図は命令の構成を
示す図、第３図はリレーシーケンスの一例を示す
図、第４図は従来のシーケンスコントローラによ
るプログラムを示す図、第５図、第６図は本発明
を説明するための説明図、第７図は本発明の一実
施例を示す図、第８図は本発明によるプログラム
作成手順の一例を示す図、第９図は本発明による
プログラムの一例を示す図、第１０図は本発明に
よつて演算処理可能な命令の処理内容を説明する
ための説明図である。 ALU：演算処理装置、１：演算処理部、２：
アキユームレータ、PDR1：第１の記憶手段、
PDR2：第２の記憶手段。
成を示すブロツク結線図、第２図は命令の構成を
示す図、第３図はリレーシーケンスの一例を示す
図、第４図は従来のシーケンスコントローラによ
るプログラムを示す図、第５図、第６図は本発明
を説明するための説明図、第７図は本発明の一実
施例を示す図、第８図は本発明によるプログラム
作成手順の一例を示す図、第９図は本発明による
プログラムの一例を示す図、第１０図は本発明に
よつて演算処理可能な命令の処理内容を説明する
ための説明図である。 ALU：演算処理装置、１：演算処理部、２：
アキユームレータ、PDR1：第１の記憶手段、
PDR2：第２の記憶手段。
Claims (1)
- １ リレーシーケンスと等価なシーケンスプログ
ラムをプログラムメモリに記憶し、この記憶した
シーケンスプログラムに従つてシーケンス制御を
実行するシーケンスコントローラの演算処理装置
において、前記シーケンスプログラムはリレーシ
ーケンスを表現する始端、分岐開始、分岐継続、
分岐終端、分岐集合に相当する接続状態命令と入
出力構成素子を表現する入出力素子命令との組合
せで構成し、前記入出力構成素子の論理状態に応
じた論理演算の中間結果を順次記憶するアキユー
ムレータと、左右両方向へシフト可能で、信号の
入口と出口とが共通に構成された第１のプツシユ
ダウンレジスタおよび第２のプツシユダウンレジ
スタと、前記始端命令に応答して予め定めた初期
状態に論理信号を前記第１のプツシユダウンレジ
スタにシフト入力すると共に前記分岐開始命令に
応答して当該時点における前記アキユームレータ
の記憶内容を前記第１のプツシユダウンレジスタ
にシフト入力し、前記分岐継続命令または前記分
岐終端命令に応答して前記アキユームレータの内
容を前記第２のプツシユダウンレジスタにシフト
入力し、前記分岐継続命令または前記終端命令に
応答して第１のプツシユダウンレジスタの出力信
号とこれら命令に続く入力構成素子の論理状態信
号とを論理演算してその演算結果を前記アキユー
ムレータに記憶し、前記分岐継続命令または前記
終端命令に前記出力素子命令が続く場合には前記
第１のプツシユダウンレジスタの出力内容を前記
アキユームレータに記憶すると共に前記分岐終端
命令に応答して前記第１のプツシユダウンレジス
タをシフト出力し、前記分岐集合命令に応答して
前記第２のプツシユダウンレジスタの出力と前記
アキユームレータの内容とを論理和演算してその
演算結果を前記アキユームレータに記憶する演算
処理部とを具備して成るシーケンスコントローラ
の演算処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56026747A JPS57141709A (en) | 1981-02-27 | 1981-02-27 | Operation processor for sequence controller |
| GB8204897A GB2094028B (en) | 1981-02-27 | 1982-02-19 | Arithmetic logic unit of a sequence controller |
| US06/350,614 US4621317A (en) | 1981-02-27 | 1982-02-22 | Arithmetic logic unit of a sequence controller |
| DE19823207057 DE3207057A1 (de) | 1981-02-27 | 1982-02-26 | Rechen- und steuerwerk fuer eine ablaufsteuerung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56026747A JPS57141709A (en) | 1981-02-27 | 1981-02-27 | Operation processor for sequence controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57141709A JPS57141709A (en) | 1982-09-02 |
| JPH0321923B2 true JPH0321923B2 (ja) | 1991-03-25 |
Family
ID=12201883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56026747A Granted JPS57141709A (en) | 1981-02-27 | 1981-02-27 | Operation processor for sequence controller |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4621317A (ja) |
| JP (1) | JPS57141709A (ja) |
| DE (1) | DE3207057A1 (ja) |
| GB (1) | GB2094028B (ja) |
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- 1981-02-27 JP JP56026747A patent/JPS57141709A/ja active Granted
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1982
- 1982-02-19 GB GB8204897A patent/GB2094028B/en not_active Expired
- 1982-02-22 US US06/350,614 patent/US4621317A/en not_active Expired - Lifetime
- 1982-02-26 DE DE19823207057 patent/DE3207057A1/de active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| GB2094028B (en) | 1984-09-12 |
| US4621317A (en) | 1986-11-04 |
| GB2094028A (en) | 1982-09-08 |
| JPS57141709A (en) | 1982-09-02 |
| DE3207057C2 (ja) | 1990-04-19 |
| DE3207057A1 (de) | 1982-10-07 |
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