JPH03196231A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術、発明が解決しようとする課題課題を解決す
るための手段（第１図） 作用 実施例 第１実施例（第２図〜第６図） 第２実施例（第７図） 第３実施例（第８図） 発明の効果 〔概要〕 情報処理装置、特に、その内部にあるマイクロプログラ
ムメモリを試験する構成に関し、少ない外部端子によっ
てもマイクロプログラムメモリの内容を確実且つ直接に
試験することができる情報処理装置を提供することを目
的とし、アドレスをパラレルで発生するアドレスデコー
ダと、アドレスがシリアルで供給されるアドレス入力用
外部端子と、マイクロプログラムメモリと、通常時には
、前記アドレスデコーダからのノ々ラレルアドレスをそ
のままパラレル状態にて前記マイクロプログラムメモリ
に供給し、一方、試験時（こは、前記アドレス入力用外
部端子からのシリアルアドレスをパラレル状態に変換し
て前記マイクロプログラムメモリに供給するアドレス入
力用シフトレジスタと、データがパラレルで供給される
制御回路と、データがシリアルで供給されるデータ出力
用外部端子と、通常時には、前記マイクロプログラムメ
モリからのパラレルデータをそのままパラレル状態にて
前記制御回路に供給し、一方、試験時には、前記マイク
ロプログラムメモリから゛のパラレルデータをシリアル
状態に変換して前記データ出力用外部端子に供給するデ
ータ出力用シフトレジスタと、を含むように構成する。

〔産業上の利用分野〕

本発明は、情報処理装置、特に、その内部にあるマイク
ロプログラムメモリを試験する構成に関するものである
。

情報処理装置においては、その内部にマイクロプログラ
ムメモリが配置されている。そして、情報処理装置を試
験する際には、このマイクロプログラムメモリに格納さ
れた内容が正しいか否かを試験する必要がある。

上記マイクロプログラムメモリの試験の際に、試験の結
集を直接に外部端子に出力させることができなかった。

これは、マイクロプログラムメモリの出力ビツト数が太
いにもかかわらず（数１０ビット）、このような多数の
外部端子が情報処理装置に設けられていないためである
。

そこで、少ない外部端子によってもマイクロプログラム
メモリの内容を確実に且つ直接に試験することができる
構成が望まれている。

〔従来の技術、発明が解決しようとする課題〕従来、マ
イクロプログラムメモリを有する情報処理装置において
、マイクロプログラムメモリを試験する際には、試験の
結果を直接外部端子に出力させて、マイクロプログラム
メモリの内容を直接に試験することができなかった。な
ぜならば、マイクロプログラムメモリは、一般に、その
出力ビツト数が多いにもかかわらず（数１０ビット）、
このような多数の外部端子は、情報処理装置に設けられ
ていないからである。

なお、マイクロプログラムメモリの出力ビツト数に必要
な多数の外部端子を情報処理装置に設け、これにより、
マイクロプログラムメモリの内容を直接に試験すること
が考えられる。しかしながら、情報処理装置の外部端子
数には制限があるため、このように多数の外部端子を情
報処理装置に設けることができない。

そこで、従来、マイクロプログラムメモリの内容を直接
に試験するのではなく、マイクロプログラムメモリの内
容を間接的に試験していた。すなわち、情報処理装置を
動作させて、その結果を外部端子に出力させ、この外部
端子に出力された結果に基づいて、情報処理装置が正常
に動作しているか否かを試験していた。

しかしながら、このような間接的な試験においては、マ
イクロプログラムメモリにより制御される全ての動作を
実行する必要があるので、長い試験時間が必要とされる
という問題があった。また、情報処理装置に誤動作が発
生した場合に、その原因がマイクロプログラムメモリに
あるのかあるいは他の部分にあるのかを直ちに判断する
ことができないという問題があった。

本発明の目的は、少ない外部端子によってもマイクロプ
ログラムメモリの内容を確実且つ直接に試験することが
できる情報処理装置を提供することにある。

〔課題を解決するための手段〕

第１図には、本発明の原理による情報処理装置が示され
ている。

第１図において、符号１０は、マイクロプログラムメモ
リを示し、該マイクロプログラムメモリ１０には、情報
処理装置の各種の動゛作に対応するマイクロプログラム
が格納されている。

符号１２は、アドレスデコーダを示し、該アドレスデコ
ーダ１２は、例えば命令レジスタ１４からの命令信号に
基づき、情報処理装置の各種の動作に対応するマイクロ
プログラムメモリ１０の通常時用のアドレスを発生する
ものである。なお、このアドレスデコーダ１２から発生
されるアドレスは、パラレルである。

符号１６は、アドレス入力用外部端子を示し、該アドレ
ス入力用外部端子１６には、試験用のアドレスがシリア
ルで供給される。

符号１８は、アドレス入力用シフトレジスタを示し、該
アドレス入力用シフトレジスタ１８は、前記マイクロプ
ログラムメモリ１０に接続されるとともに、前記アドレ
スデコーダ１２及びアドレス入力用外部端子１６に接続
されている。そして、通常時には、アドレス入力用シフ
トレジスタ１８は、アドレスデコーダ１２からのパラレ
ルアドレスをそのままパラレル状態にてマイクロプログ
ラムメモリ１０に供給する。一方、試験時には、アドレ
ス入力用シフトレジスタ１８は、アドレス入力用外部端
子１６からのシリアルアドレスをパラレル状態に変換し
てマイクロプログラムメモリ１０に供給する。

符号２０は、制御回路を示し、該制御回路２０は、例え
ばＡＬＵのコントロール部２２に接続され、マイクロプ
ログラムメモリ１０からの通常時用のデータに基づいて
、情報処理装置の各種の動作を行うものである。なお、
この制御回路２０に供給されるデータは、パラレルであ
る。

符号２４は、データ出力用外部端子を示し、該データ出
力用外部端子２４には、マイクロプログラムメモリ１０
からの試験用のデータがシリアルで供給される。

符号２６は、データ出力用シフトレジスタを示し、該デ
ータ出力用シフトレジスタ２６は、前記マイクロプログ
ラムメモリ１０に接続されるとともに、前記制御回路２
０及びデータ出力用外部端子２４に接続されている。そ
して、通常時には、データ出力用シフトレジスタ２６は
、マイクロプログラムメモリ１０からのパラレルデータ
をそのままパラレル状態にて制御回路２０に供給する。

一方、試験時には、データ出力用シフトレジスタ２６は
、マイクロプログラムメモリ１０からのパラレルデータ
をシリアル状態に変換してデータ出力用外部端子２４に
供給する。

〔作用〕

本発明の作用を第１図に基づいて説明する。

第１図において、通常時には、アドレスデコーダ１２か
らの通常時用のパラレルアドレスは、アドレス入力用シ
フトレジスタ１８を介して、そのままパラレル状態にて
マイクロプログラムメモリ１０に供給される。そして、
マイクロプログラムメモリ１０からの通常時用のパラレ
ルデータは、データ出力用シフトレジスタ２６を介して
、そのままパラレル状態にて制御回路２０に供給される
。

一方、試験時には、アドレス入力用外部端子１６からの
試験用のシリアルアドレスは、アドレス入力シフトレジ
スタ１８によってパラレル状態に変換されてマイクロプ
ログラムメモリ１０に供給される。そして、マイクロプ
ログラムメモリ１０からの試験用のパラレルデータは、
データ出力用シフトレジスタ２０によってシリアル状態
に変換されてデータ出力用外部端子２９に供給される。

なお、データ出力用外部端子２４からのデータは、比較
回路２８に供給される。そして、比較回路２８において
、出力されたデータは、期待値３０と比較され、該比較
回路２８は、比較結果３２を出力する。この比較結果３
２に基づいて、マイクロプログラムメモリ１０の内容が
正しいか否かが確実且つ直接に試験され得る。

〔実施例〕

以下、図面に基づいて本発明の好適な実施例を説明する
。

第１実施例 第２図には、本発明の第１実施例による情報処理装置が
示されている。なお、第２図において、第１図と同一部
材には同一符号を付して説明を省略する。

第２図において、マイクロプログラムメモリ１０は、通
常のＲＯＭと同様であり、アドレスとして４ビツトを有
している。それゆえ、アドレス入力用シフトレジスタ１
８及びアドレスデコーダ１２は、マイクロプログラムメ
モリ１０のアドレスピット数４に対応する４ビツトを有
する。なお、アドレス入力用外部端子１６には、試験用
のシリアルアドレスＣが供給されるので、アドレス入力
用シフシトレジスタ１８は、アドレス入力用外部端子１
６からのシリアルアドレスＣを４ビツトのパラレルアド
レスに変換する機能を有する。

また、マイクロプログラムメモリ１０は、データｄとし
て６ビツトを有している。それゆえ、データ出力用シフ
トレジスタ２６及び制御回路２０は、マイクロプログラ
ムメモリ１０のデータビット数６に対応する６ビツトを
有する。なお、データ出力用外部端子２４に対して試験
用のシリアルデータｅが供給されるように、データ出力
用シフトレジスタ２６は、マイクロプログラムメモリ１
０からの６ビツトのパラレルデータをシリアルデータに
変換する機能を有する。

符号３４は、タイミング制御回路を示し、該タイミング
制御回路３４は、アドレス入力用シフトレジスタ１８及
びデータ出力用シフトレジスタ２６にタイミング制御信
号Ａ１Ｂを供給して、両シフトレジスタ１８及び２６の
タイミング制御を行う。

符号３６は、モードレジスタを示し、該モードレジスタ
３６は、その出力信号が通常時にはｒＬＪレベルであり
、一方、試験時にはｒＨＪレベルである。

符号３８は、データロード制御回路を示し、該データロ
ード制御回路３８は、データ出力用シフトレジスタ２６
にデータロード制御信号すを供給して、データ出力用シ
フトレジスタ２６がマイクロプログラムメモリ１０から
のデータｄを書き込むタイミングを制御する。

上記の構成において、通常時には、モードレジスタ３６
からの出力信号は、「Ｌ」レベルであり、アドレスデコ
ーダ１２からの通常時用の４ビツトパラレルアドレスは
、アドレス入力用シフトレジスタ１８を介して、そのま
まパラレル状態にてマイクロプログラムメモリ１０に供
給される。そして、マイクロプログラムメモリ１０から
の通常時用の６ビツトパラレルデータは、データ出力用
シフトレジスタ２６を介して、そのままパラレル状態に
て制御回路２０に供給される。

次に、試験時の作用を、第２図及びタイミングチャート
を示す第３図に基づいて説明する。

試験時には、モードレジスタ３６からの出力信号は、ｒ
ＨＪレベルである。

また、タイミング制御回路３４からのタイミング制御信
号Ａ、Ｂは、クロック状のパルス信号であり、両タイミ
ング制御信号Ａ、Ｂは、そのレベルが互いに逆である。

すなわち、タイミング制御信号ＡがｒＨＪレベルである
ときには、タイミング制御信号ＢはｒＬＪレベルであり
、一方、タイミング制御信号ＡがｒＬＪレベルであると
きには、タイミング制御信号ＢはｒＨＪレベルである。

そして、タイミング制御信号Ａ、Ｈの１周期（１つのｒ
ＨＪレベル及び１つのｒＬＪレベル）がアドレスの１ビ
ツト、データの１ビツトに対応する。

なお、タイミング制御信号ＡＳＢは、試験時だ゛けでな
く、通常時にも出力される。

そして、時刻ｔ　Ｉ−ｔ　２において、タイミング制御
信号Ａ、Ｂによりタイミングを制御されながら、アドレ
ス入力用外部端子１６から、試験用の１番目のアドレス
Ｃ（これは４ビツトのシリアルアドレスである）が、ア
ドレス入力用シフトレジスタ１８に供給され、該シフト
レジスタ１８でパラレル状態に変換されて、マイクロプ
ログラムメモリ１０に供給される。

時刻ｔ２〜ｔ３において、データロード制御回路３８か
らのデータロード制御信号すは、ｒＨＪレベルである。

それゆえ、マイクロプログラムメモリ１０からの試験用
の１番目のデータｄ（これは６ビツトのパラレルデータ
である）は、データ出力用シフトレジスタ２６に供給さ
れる。

時刻ｔ３〜ｔ６において、データ出力用シフトレジスタ
２６に供給された１番目のデータｄは、該シフトレジス
タ２６で、タイミング制御信号Ａ１Ｂによりタイミング
制御されながら、６ビツトのシリアル状態に変換されて
、データ出力用外部端子２４に供給される。

なお、データ出力用外部端子２４からのデータｅは、第
２図に示されるように、比較回路２８に供給されて、期
待値３０と比較される。そして、比較回路２８からの比
較結果３２により、マイクロプログラムメモリー０の内
容が正しいか否かが確実かつ直接に試験され得る。

また、上述したように時刻ｔ３〜ｔ６において、データ
出力用シフトレジスタ２６からのデータｅは、データ出
力外部端子２４に供給されている。

そして、この間の時刻１　−１５において、次回のすな
わち２番目のアドレスが、アドレス入力用外部端子１６
からアドレス入力用シフトレジスター８を介してマイク
ロプログラムメモリー０に供給される。更に、時刻ｔ５
〜ｔ６において、マイクロプログラムメモリー０からの
２番目のデータｄは、データ出力用シフトレジスタ２６
に供給される。それゆえ、１番目のデータの出力が終了
した時刻ｔ６において、２番目のデータの出力が開始さ
れることになり、同様にして、２番目のデータの出力が
終了した時刻ｔ７において、３番目のデータの出力が開
始される。

従って、マイクロプログラムメモリ１０からのデータが
連続状態で出力されることになり、全体の試験時間を短
縮することが可能である。

次に、第２図におけるアドレス入力用シフトレジスタ１
８及びデータ出力用シフトレジスタ２６の内部構成を第
４．５図に基づいて説明する。

まず、第４図には、アドレス入力用シフトレジスタ１８
の内部構成が示されている。

第４図において、アドレス入力用シフトレジスタ１８は
、４ビツトであるので、４つのユニット３４．３４．３
４．３４を含む。１つのユニット３４は、２つのアンド
回路３６．３８及び１つのオア回路４０を有するゲート
回路４２と、並びに、直列接続された２つのラッチ回路
４４．４６と、を含む。モードレジスタ３６からの信号
は、アンド回路３８の一方の入力端に直接に供給される
とともに、インバータ（否定回路）４８で反転された後
アンド回路３６の一方の入力端に供給されている。アン
ド回路３６の他方の入力端は、アドレスデコーダ１２の
１ビツト分に接続され、また、アンド回路３８の他方の
入力端には、下段のユニット３４の出力が供給されてい
る。

オア回路４０は、ラッチ回路４４のＤ端子に接続され、
該ラッチ回路４４のＱ端子は、ラッチ回路４６のＤ端子
に接続され、該ラッチ回路４６のＱ端子からの出力は、
マイクロプログラムメモリ１０の１ビツト分に接続され
るとともに、上段のユニット３４に供給される。また、
タイミング制御信号Ａは、ラッチ回路４４のＣ端子に直
接に供給されるとともに、インバータ５０で反転された
後ラッチ回路４４のＣＸ端子に供給されている。

同様にして、タイミング制御信号Ｂは、ラッチ回路４６
のＣ端子に直接に供給されるとともに、インバータ５２
で反転された後ラッチ回路４６のＣＸ端子に供給されて
いる。

上記の構成において、通常時には、モードレジスタ３６
からの信号がｒＬＪレベルであるので、アンド回路３８
は、オン不能状態であり、アンド回路３６は、オン可能
状態である。すなわち、アンド回路３８は、下段のユニ
ット３４からの出力にかかわらず、常に、その出力がｒ
ＬＪレベルであり、アンド回路３６は、アドレスデコー
ダ１２からの出力がｒＨＪレベルであるか「Ｌ」レベル
であるかに基づいて、その出力がｒＨＪレベルあるいは
ｒＬＪレベルに切り換わる。

従って、この通常時には、アドレス入力用シフトレジス
タ１８は、アドレスデコーダ１２からの通常時用の４ビ
ツトパラレルアドレスをそのままパラレル状態にてマイ
クロプログラムメモリ１０に供給する。なお、ユニット
３４内には、ラッチ回路４４．４６が設けられているの
で、アドレスデコーダ１２からのアドレスは、タイミン
グ制御信号Ａ、Ｂの１周期分だけ遅延された後、マイク
ロプログラムメモリ１０に供給される。

次に、試験時には、モードレジスタ３６からの信号がｒ
ＨＪレベルであるので、アンド回路３６は、オン不能状
態であり、アンド回路３８は、オン可能状態である。す
なわち、アンド回路３６は、アドレスデコーダ１２から
の出力にかかわらず、常に、その出力がｒＬＪレベルで
あり、アンド回路３８は、下段のユニット３４からの出
力がｒＨＪレベルであるかｒＬＪレベルであるかに基づ
いて、その出力がｒＨＪレベルあるいきはｒＬＪレベル
に切り換わる。

従って、この試験時には、アドレス入力用シフトレジス
タ１８は、アドレス入力用外部端子１６からの試験用の
４ビツトシリアルアドレスをパラレル状態に変換して、
マイクロプログラムメモリ１０に供給する。これは、各
ユニット３４内には、ラッ回路４４．４６が設けられて
おり（該ラッチ回路４４．４６は両者で１ビツト分の遅
延を生じさせる）、アドレス入力用外部端子１６は、最
下段のユニット３４のアンド回路３８に接続され、１つ
のユニット３４の出力は、上段のユニット３４のアンド
回路３８に供給されるようになっているので、アドレス
入力用シフトレジスタ１８により、アドレス入力用外部
端子１６からの４ビツトのシリアルアドレスが４ビツト
のパラレル状態に変換されるのである。

次に、第５図には、データ出力用シフトレジスタ２６の
内部構成が示されている。

第５図において、データ出力用シフトレジスタ２６は、
６ビツトであるので、６つのユニット５４．５４．５４
．５４．５４．５４を含む。ユニット５４は、２つのア
ンド回路５６．５８及び１つのオア回路６０を有するゲ
ート回路６２と、並びに、直列接続された２つのラッチ
回路６４．６６と、を含む。データロード制御回路３８
からのデータロード制御信号すは、アンド回路５６の一
方の入力端に直接に供給されるとともに、インバータ６
８で反転された後アンド回路５８の一方の入力端に供給
されている。アンド回路５６の他方の入力端は、マイク
ロプログラムメモリ１０の１ビツト分に接続され、また
、アンド回路５８の他方の入力端には、上段のユニット
５４の出力が供給されている。

オア回路６０は、ラッチ回路６４のＤ端子に接続され、
該ラッチ回路６４のＣ端子は、ラッチ回路６０のＤ端子
に接続され、該ラッチ回路６６のＣ端子からの出力は、
制御回路２０の１ビツト分に接続されるとともに、下段
のユニット５４に供給される。また、タイミング制御信
号Ａは、ラッチ回路６４のＣ端子に直接に供給されると
ともに、インバータ７０で反転された後ラッチ回路６４
のＣＸ端子に供給されている。同様にして、タイミング
制御信号Ｂは、ラッチ回路６６のＣ端子に直接に供給さ
れるとともに、インバータ７２で反転された後ラッチ回
路６６のＣＸ端子に供給されている。

上記の構成において、通常時に、データロード制御回路
３８からのデータロード制御信号すがｒＨＪレベルにな
ると、アンド回路５８は、オン不能状態であり、アンド
回路５６は、オン可能状態である。すなわち、アンド回
路５８は、上段のユニット５４からの出力にかかわらず
、常に、その出力がｒＬＪレベルであり、アンド回路５
６は、マイクロプログラムメモリ１０からの出力がｒＨ
ＪレベルであるかｒＬＪレベルであるかに基づいて、そ
の出力がｒＨＪレベルあるいはｒＬＪレベルに切り換わ
る。

従って、この通常時において、データロード制御回路３
８からのデータロード制御信号すがｒＨＪレベルになる
と、データ出力用シフトレジスタ２６は、マイクロプロ
グラムメモリ１０からの通常時用の６ビツトパラレルデ
ータをそのままパラレル状態にて制御回路２０に供給す
る。なお、ユニット５４内には、ラッチ回路６４．６６
が設けられているので、マイクロプログラムメモリ１０
からのデータは、タイミング制御信号Ａ、Ｂの１周期分
だけ遅延された後、制御回路２０に供給される。

なお、通常時において、データロード制御回路３８から
のデータロード制御信号すがｒＬＪレベルであると、ア
ンド回路５６は、その出力が常にｒＬＪレベルであるの
で、マイクロプログラムメモリ１０は、制御回路２０と
遮断される。

次に、試験時において、データロード制御回路３８から
のデータロード制御信号すがｒＨＪレベルになると、ア
ンド回路５８は、オン不能状態であり、アンド回路５６
は、オン可能状態である。

すなわち、アンド回路５８は、上段のユニット５４から
の出力にかかわらず、常に、その出力がｒＬＪレベルで
あり、アンド回路５６は、マイクロプログラムメモリ１
０からの出力がｒＨＪレベルであるかｒＬＪレベルであ
るかに基づいて、その出力がｒＨＪレベルあるいはｒＬ
Ｊレベルに切り換わる。

従って、この試験時において、データロード制御回路３
８からのデータロード制御信号すがｒＨＪレベルになる
と、マイクロプログラムメモリ１０からの試験用の６ビ
ツトパラレルデータがデータ出力用シフトレジスタ２６
に供給される。

その後、この試験時において、データロード制御回路３
８からのデータロード制御信号すがｒＬＪレベルになる
と、アンド回路５６は、オン不能状態であり、アンド回
路５８は、オン可能状態である。すなわち、アンド回路
５６は、マイクロプログラムメモリ１０からの出力にか
かわらず、常に、その出力がｒＬＪレベルであり、アン
ド回路５８は、上段のユニット５４からの出力がｒＨＪ
レベルであるかｒＬＪレベルであるかに基づいて、その
出力がｒＨＪレベルあるいは「Ｌ」レベルに切り換わる
。

従って、このときには、データ出力用シフトレジスタ２
６は、マイクロプログラムメモリ１０から既に供給され
た試験用の６ビツトパラレルデータをシリアル状態に変
換して、データ出力用外部端子２４に供給する。これは
、各ユニット５４には、ラッチ回路６４．６６が設けら
れており（該ラッチ回路６４．６６は両者で１ビツト分
の遅延を生じさせる）、１つのユニット５４の出力は、
下段のユニット５４のアンド回路５８に供給され、最下
段のユニット５４の出力は、データ出力用外部端子２４
に供給されるようになっているので、データ出力用外部
端子２４に、６ビツトのシリアルデータが供給されるの
である。

次に、第６図には、アドレスデコーダ１２の内部構成が
示されている。

第６図において、アドレスデコーダ１２は、４ビツトで
あるので、４つのユニット７４−１〜７４−４を含む。

第１ユニット７４−１は、アンド回路７６及びオア回路
７８を備え、アンド回路７６には、命令レジスタ１４か
らの第１アドレス部ｓ　ｏ　−ｉ、第３アドレス部８０
−３、第４アドレス部８０−４の出力が供給され、オア
回路７８には、第２アドレス部８０−２の出力が供給さ
れるとともに、前記アンド回路７６の出力が供給されて
いる。

それゆえ、第１、第３、第４アドレス部８０−１．８０
−３．８０−４が全てｒＨＪレベルであるとき及び／又
は第２アドレス部８０−２がｒＨＪレベルであるとき、
第１ユニット７４−１の出力は、ｒＨＪレベルであり、
他の場合には、第１ユニット７４−１の出力は、「Ｌ」
レベルである。

また、第２ユニット７４−２は、アンド回路８２を備え
、該アンド回路８２には、命令レジスタ７４の第２アト
レイ部８０−２、第３アドレス部８０−３の出力が供給
されている。それゆえ、第２、第３アドレス部８０−２
．８０−３が全てｒＨＪレベルであるとき、第２ユニッ
ト７４−２の出力は、「Ｈ」レベルであり、他の場合に
は、第２ユニット７４−２の出力は、「Ｌ」レベルであ
る。

第２実施例 次に、第７図には、本発明の第２実施例による情報処理
装置が示されている。なお、第７図において、前記第２
図の第１実施例による情報処理装置と同一部材には同一
符号を付して説明を省略する。

第７図において、アドレス入力用シフトレジスタ８４は
、第１シフトレジスタ８６−１及び第２シフトレジスタ
８６−２から構成され、これに対応して、アドレス入力
用外部端子８８は、第１外部端子９０−１及び第２外部
端子９０−２から構成されている。更に、データ出力用
シフトレジスタ９２は、第１シフトレジスタ９４−１及
び第２シフトレジスタ９４−２から構成され、これに対
応して、データ出力用外部端子９６は、第１外部端子９
８−１及び第２外部端子９８−２から構成されている。

上記のように構成すると、アドレス入力用外部端子８８
に供給される試験用のシリアルアドレスを２つのシリア
ルアドレス、すなわち、第１シリアルアドレス及び第２
シリアルアドレスに分割し、第１外部端子９０−１及び
第２外部端子９０−２並びに第１シフトレジスタ８６−
１及び第２シフトレジスタ８６−２を介して、第１シリ
アルアドレス及び第２シリアルアドレスをマイクロプロ
グラムメモリ１０に同時に供給することができる。

更に、マイクロプログラムメモリ１０からの試験用のパ
ラレルデータを２つのパラレルデータ、すなわち、第１
パラレルデータ及び第２パラレルデータに分割し、第１
シフトレジスタ９４−１及び第２シフトレジスタ９４−
２並びに第１外部端子９８−１及び第２外部端子９８−
２を介して、第１シリアルデータ及び第２シリアルデー
タを同時に得ることができる。

従って、試験用のシリアルアドレスを２つに分割して第
１シリアルアドレス及び第２シリアルアドレスを同時に
供給でき、且つ、試験用のシリアルデータを構成する第
１シリアルデータ及び第２シリアルデータを同時に得る
ことができるので、試験時間を短縮することができ５る
。

第３実施例 次に、第８図には、本発明の第３実施例による情報処理
装置が示されている。なお、第８図において、前記第２
図の第１実施例による情報処理装置と同一部材には同一
符号を付して説明を省略する。

第８図において、アドレス入力用外部端子１６とアドレ
ス入力用シフトレジスタ１８との間には、入力切換回路
１００が配置されている。この入力切換回路１００は、
モードレジスタ１０２からの出力信号に基づき、通常時
にはアドレス入力用外部端子１６を通常時用の入出力回
路１０４に接続し、一方、試験時にはアドレス入力用外
部端子１６をアドレス入力用シフトレジスタ１８に接続
する。

また、データ出力用外部端子２４とデータ出力用シフト
レジスタ２６との間には、出力切換回路１０６が配置さ
れている。この出力切換回路１０６は、モードレジスタ
１０２からの出力信号に基づき、通常時には通常時用の
入出力回路１０４をデータ出力用外部端子２４に接続し
、方、試験時にはデータ出力用シフトレジスタ２６をデ
ータ出力用外部端子２４に接続する。

上記の構成においては、入力切換回路１００及び出力切
換回路１０６が設けられているので、アドレス入力用外
部端子１６及びデータ出力用外部端子２４を他の機能を
有する外部端子と共用することができる。

従って、試験用の特別の外部端子を設ける必要がなく、
外部端子の増加を防止することができる。

次に、第８図における入力切換回路１００及び出力切換
回路１０６の内部構成を第９．１０図に基づいて説明す
る。

まず、第９図には、入力切換回路１００の内部構成が示
されている。

第９図において、入力切換回路１００は、２つのアンド
回路１０８．１１０、及び、１つのインバータ１１２を
含む。両アンド回路１０８．１１０の一方の入力端は、
アドレス入力用外部端子１６に接続されている。また、
アンド回路１０８の他方の入力端は、モードレジスタ１
０２に直接に接続されているが、アンド回路１１０の他
方の入力端は、インバータ１１２を介してモードレジス
タ１０２に接続されている。また、アンド回路１０８の
出力端は、アドレス入力用シフトレジスタ１８に接続さ
れ、アンド回路１１０の出力端は、通常時用の入出力回
路１０４に接続されている。

上記の構成において、モードレジスタ１０２からの出力
信号が「Ｌ」レベルであるときには、アンド回路１０８
は、オン不能状態であり、アンド回路１１０は、オン可
能状態である。それゆえ、アドレス入力用外部端子１６
からの通常の入力信号は、オン可能状態であるアンド回
路１１０を介して、通常時用の入出力回路１０４に供給
される。

一方、モードレジスタ１０２からの出力信号がｒＨＪレ
ベルであるときには、アンド回路１０８は、オン可能状
態であり、アンド回路１１０は、オン不能状態である。

それゆえ、アドレス入力用外部端子１６からの試験用の
シリアルアドレスは、オン状態であるアンド回路１０８
を介して、アドレス入力用シフトレジスタ１８に供給さ
れる。

次に、第１０図には、出力切換回路１０６の内部構成が
示されている。

第１０図において、出力切換回路１０６は、２つのアン
ド回路１１４．１１６の１つのオア回路１１８、及び、
１つのインバータ１２０を含む。

アンド回路１１４は、その一方の入力端がデータ出力用
シフトレジスタ２６に接続され、その他方の入力端がモ
ードレジスタ１０２に直接に接続されている。また、ア
ンド回路１１６は、その一方の入力端が通常時用の入出
力回路１０４に接続され、その他方の入力端がインバー
タ１２０を介してモードレジスタ１０２に接続されてい
る。そして、両アンド回路１１４．１１６の出力端は、
オア回路１８の両入力端に接続され、該オア回路１１８
の出力端は、データ出力用外部端子２４に接続されてい
る。

上記の構成において、モードレジスタ１０２からの出力
信号がｒＬＪレベルであるときには、アンド回路１１４
は、オン不能状態であり、アンド回路１１６は、オン可
能状態である。それゆえ、通常時用の入出力回路１０４
からの通常の出力信号は、アンド回路１１６及びオア回
路１１８を介して、データ出力用外部端子２４に供給さ
れる。

一方、モードレジスタ１０２からの出力信号がｒＨＪレ
ベルであるときには、アンド回路１１４は、オン可能状
態であり、アンド回路１１６は、オン不能状態である。

それゆえ、データ出力用シフトレジスタ２６からの試験
用のシリアルデータは、アンド回路１１４及びオア回路
１１８を介して、データ出力用外部端子２４に供給され
る。

〔発明の効果〕

以上説明したように、本発明によれば、少ない外部端子
によってもマイクロプログラムメモリの内容を確実且つ
直接に試験することができ、従って、情報処理装置の試
験において正確さを向上させることができる。

【図面の簡単な説明】

第１図は、本発明の原理による情報処理装置のブロック
回路図、 第２図は、本発明の第１実施例による情報処理装置のブ
ロック回路図、 第３図は、本発明の第１実施例による情報処理装置のタ
イミングチャート図、 第４図は、アドレス入力用シフトレジスタの回路図、 第５図は、データ出力用シフトレジスタの回路図、 第６図は、アドレスデコーダの回路図、第７図は、本発
明の第２実施例による情報処理装置のブロック回路図、 第８図は、本発明の第３実施例による情報処理装置のブ
ロック回路図、 第９図は、入力切換回路の回路図、及び、第１０図は、
出力切換回路の回路図である。 １０・・・マイクロプログラムメモリ １２・・・アドレスデコーダ １６・・・アドレス入力用外部端子 １８・・・アドレス入力用シフトレジスタ２０・・・制
御回路 ２４・・・データ出力用外部端子

Claims (1)

1. 【特許請求の範囲】 アドレスをパラレルで発生するアドレスデコーダ（１２
   ）と、 アドレスがシリアルで供給されるアドレス入力用外部端
   子（１６）と、 マイクロプログラムメモリ（１０）と、 通常時には、前記アドレスデコーダ（１２）からのパラ
   レルアドレスをそのままパラレル状態にて前記マイクロ
   プログラムメモリ（１０）に供給し、一方、試験時には
   、前記アドレス入力用外部端子（１６）からのシリアル
   アドレスをパラレル状態に変換して前記マイクロプログ
   ラムメモリ（１０）に供給するアドレス入力用シフトレ
   ジスタ（１８）と、 データがパラレルで供給される制御回路（２０）と、 データがシリアルで供給されるデータ出力用外部端子（
   ２４）と、 通常時には、前記マイクロプログラムメモリ（１０）か
   らのパラレルデータをそのままパラレル状態にて前記制
   御回路（２０）に供給し、一方、試験時には、前記マイ
   クロプログラムメモリ（１０）からのパラレルデータを
   シリアル状態に変換して前記データ出力用外部端子（２
   ４）に供給するデータ出力用シフトレジスタ（２６）と
   、を含むことを特徴とする情報処理装置。