JPH03196190A - ビットマップメモリの多重化制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第４図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 （ａ）　　一実施例の説明（第２図、第３図）（ｂｌ　
　他の実施例の説明 発明の効果 〔概要〕 画像処理において、各種データを複数のビットマツプメ
モリに展開し、それらを合成して１画面として出力する
ビットマツプメモリの多重化制御方式に関し、 処理速度を向上することを目的とし、 ビットマツプメモリと、該ビットマツプメモリへのデー
タの展開、書込みを行う展開書込回路と、該ビットマツ
プメモリからデータを読出す読出回路とを複数Ｍｉ備え
るとともに、該展開書込回路と該読出回路とを制御する
制御部と、該読出回路で読出された複数のビットマツプ
メモリのデータを合成して出力する合成回路とを設け、
該制御部が複数の展開書込回路に展開指示し、該複数の
展開書込回路から終了通知があったことに応じて該複数
の読出回路に読出し指示する。

〔産業上の利用分野〕

本発明は、画像処理において、各種データを複数のビー
／　トマップメモリに展開し、それらを合成して１画面
として出力するビットマツプメモリの多重化制御方式に
関する。

画像処理において、処理されるデータは数種類ある。

例えば、電子写真プリンタなどの印刷装置では、処理さ
れる画像データとして、キャラクタ、イメージ、オーバ
レイがあり、これらをビットマツプメモリへ展開する必
要がある。

このような数種類の画像データをビットマツプメモリへ
展開し、１画面として出力するため、入力、出力時間の
短縮が求められている。

〔従来の技術〕

第４図は従来技術の説明図である。

例えば、画像データとしてオーバレイとキャラクタの２
つを処理する場合について説明する。

展開書込回路としては、オーバレイ用回路１ａとキャラ
クタ用回路１ｂの２つが用意されており、ビットマツプ
メモリ２はオーバレイエリアとキャラクタエリアの２画
面分用意されている。

制御部４はホスト等から画像データを受けると、オーバ
レイデータは展開書込回路１ａに、キャラクタデータは
展開書込回路１ｂに出力する。

オーバレイ用展開書込回路１ａでは、圧縮されたオーバ
レイデータを伸張処理し、アドレスバス５、データバス
６を介しビットマツプメモリ２のオーバレイエリアに書
込む。

キャラクタ用展開書込回路１ｂでは、キャラクタコード
をキャラクタパターンに展開し、アドレスバス５、デー
タバス６を介しビットマツプメモＩ７２のキャラクタエ
リアに書込む。

読出回路３は、アドレスバス５、データバス６を介しビ
ットマツプメモリ２のオーバレイエリア、キャラクタエ
リアの同−位Ｗ（アドレス）の内容を読出し、合成して
、１画面分のデータとして出力する。

このように従来技術では、展開書込回路１ａ、１ｂを設
け、数種類のデータを並列展開し、短縮化を図っていた
。

〔発明が解決しようとする課題〕

しかしながら、従来技術では、ビットマツプメモリ２が
１つであり、アドレスバス５、データバス６も１つであ
ることから、一方の展開書込回路ｌａが書込んでいる場
合は、他方の展開書込回路１ｂのデータ書込みは不可と
なる。

又、読出回路３も、ビットマツプメモリ２のオーバレイ
エリアの読出中は他のキャラクタエリアの読出しは不可
となる。

このように、従来技術では、各処理データのビットマツ
プメモリ２へのアクセス待ちが生じ、１画面のデータを
得るまでの処理速度が低下するという問題があった。

従って、本発明は、処理速度を向上することのできるビ
ットマツプメモリの多重化制御方式を提供することを目
的とする。

〔課題を解決するための手段〕

第１図は本発明の原理図である。

本発明は、第１図に示すように、ビットマツプメモリ２
ａ、２ｂと、該ピントマツプメモリ２ａ、２ｂへのデー
タの展開、書込みを行う展開書込回路１ａ、１ｂと、該
ビットマツプメモリ２ａ、２ｂからデータを読出す読出
回路３ａ、３ｂとを複数組備えるとともに、該展開書込
回路１ａ、１ｂと該読出回路３ａ、３ｂとを制御する制
御部４と、該読出回路３ａ、３ｂで読出された複数のビ
ットマツプメモリ２ａ、２ｂのデータを合成して出力す
る合成回路７とを設け、該制御部４が複数の展開書込回
路１ａ、１ｂに展開指示し、該複数の展開書込回路１ａ
、１ｂから終了通知があったことに応じて該複数の読出
回路３ａ、３ｂに読出し指示するものである。

〔作用〕

本発明では、各々の処理に対応してビットマツプメモリ
、展開書込回路、読出回路を設けているので、ビットマ
ツプメモリへの展開、書込み、読出しが並列にでき、高
速処理が可能となる。

又、このようにしても、各展開書込回路が展開、書込み
を完了してから読出しを行うため、展開書込み時間が各
展開書込回路で相違しても、完全に１画面分書込まれな
い内に読出しが行われることがなく、同期読出しを良好
に行うことができる。

〔実施例〕

（ａ）　　一実施例の説明 第２図は本発明の一実施例ブロック図である。

図中、第１図及び第４図で示したものと同一のものは、
同一の記号で示しである。

第１の展開書込回路１ａは、オーバレイ用であり、制御
用のマイクロプロセッサ（ＭＰＵ）１１と、マイクロプ
ロセッサで構成された主制御部４とＭＰＵＩＩとの通信
のためデュアルポートＲＡＭ　（ＤＰＲＡＭ）１０と、
ＭＰＵ４から圧縮されたフオームオーバレイデータが書
込まれるフオームオーバレイメモリ１２と、圧縮データ
を伸張（復元）してビットマツプメモリ２ａに書込む伸
張書込回路１３とを有する。

伸張書込回路１３とビットマツプメモリ２ａと読出回路
３ａとは、アドレスバス５ａ、データバス６ａで接続さ
れ、読出回路３ａはメインアドレスバス５　ｃ　ｓメイ
ンデータバス６ｃを介しＭＰＵ４と接続される。

第２の展開書込回路１ｂは、キャラクタ用であり、制御
用のマイクロプロセッサ（ＭＰＵ）１６と、ＭＰＵ４と
ＭＰＵ１６の通信のためのデュアルポートＲＡＭ　（Ｄ
ＰＲＡＭ）１５と、ＭＰＵ４からキャラクタコードが書
込まれるメモリストレッジ１４、キャラクタパターンの
回転、拡大等を行いビットマツプメモリ２ｂに書込む書
込回路１７とを有する。

書込回路１７とビットマツプメモリ２ｂと読出回路３ｂ
とは、アドレスバス５ｂ、データバス６ｂで接続され、
読出回路３ｂはメインアドレスバス５ｃｓメインデータ
バス６ｃを介しＭＰＵ４と接続される。

合成回路７はオアゲートで構成され、各読出回路３ａ、
３ｂのシリアル出力の論理和をとり、ビデオ信号として
出力する。

第３図は本発明の一実施例処理フロー図である。

■　ＭＰＵ４はホストから印刷コマンドと印刷データを
受信すると、メインアドレスバス５ｃ、メインデータバ
ス６ｃを介し、フオームオーバレイメモリ１２にオーバ
レイデータを、メモリストレッジ１４にキャラクタコー
ドをセットする。

■　次に、ＭＰＵ４は、メインアドレスバス５ｃ、メイ
ンデータバス６ｃを介し各デュアルポートＲＡＭｌ０１
１５より各ＭＰＵＩＩ、１６に展開開始と展開範囲を指
示する。

■　これによって、ＭＰＵＩＩはオーバレイデータの展
開処理を、ＭＰＵ１６はキャラクタデータの展開処理を
並列に実行する。

即ち、ＭＰＵＩＩは伸張書込回路１３を起動し、フオー
ムオーバレイメモリ１２の圧縮オーバレイデータを読出
し、伸張処理せしめ、アドレスバス５　ａ　ｓデータバ
ス６ａを介しビットマツプメモリ２ａに書込ませる。

又、ＭＰＵ１６は、メモリストレッジ１４内のキャラク
タコードを読出し、メモリストレッジ１４内に予じめ格
納しである対応するキャラクタパターンを読出してキャ
ラクタパターンに変換し、書込回路エフへ送り、ビット
マツプメモリ２ｂに書込ませる。

■　このようにして、各ビットマツプメモリ２ａ、２ｂ
への展開、書込み処理が１ペ一ジ分終了すると、ＭＰＵ
Ｉ　Ｌ　ＭＰＵＩ　６は各々デュアルボー）ＲＡＭＩＯ
１Ｉ５を介しＭＰＵ４に終了通知を割込みにより発する
。

■　ＭＰＵ４は、両方のＭＰＵＩＩ、工６からの終了通
知があると、ＭＰＵ４はビットマツプメモリ２ａ、２ｂ
の１画面の完成を知り、メインアドレスバス５Ｃ、メイ
ンデータバス６Ｃを介し再読出回路３ａ、３ｂに読出開
始指示と、読出範囲を与える。

これによって再読出回路３ａ、３ｂは、各々アドレスバ
ス５ａ、データバス６ｂを介しビットマツプメモリ２ａ
を、アドレス５ｂ、データバス６ｂを介しビットマツプ
メモリ２ｂをアクセスし、その内容を読出し、シリアル
データとして出力する。

合成回路７は、再読出回路３ａ、３ｂのシリアルデータ
を合成しく論理和をとり）、画像データ（ビデオ信号）
として出力する。

このようにして、キャラクタデータとオーバレイデータ
のビットマツプメモリ２ａ１２ｂへの展開、書込、読出
が並列に行われ、処理時間を大幅に短縮できる。

（ｂ）　　他の実施例の説明 上述の実施例では、キャラクタとオーバレイの例で説明
したが、キャラクタとイメージ、イメージ、キャラクタ
、オーバレイ等の組合わせとしてもよく、２組のビット
マツプメモリ、展開書込回路、読出回路の例で説明した
が、３組以上であってもよい。

又、オーバレイが同一なら、次の印刷データの受信時に
、オーバレイの書込みは必要ないことは勿論である。

以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。

〔発明の効果〕

以上説明した様に、本発明によれば、各画像データの各
ビットマツプメモリへのデータの書込み、読出しが並行
に行われるため、データ処理時間の短縮が可能となると
いう効果を奏する。

又、制御部が各ビットマツプメモリの書込終了を検出し
、読出し開始とするので、並行処理しても、画面データ
がずれることがないという効果も奏する。

７−合成回路。

Claims (1)

1. 【特許請求の範囲】 ビットマップメモリ（２ａ、２ｂ）と、該ビットマップ
   メモリ（２ａ、２ｂ）へのデータの展開、書込みを行う
   展開書込回路（１ａ、１ｂ）と、該ビットマップメモリ
   （２ａ、２ｂ）からデータを読出す読出回路（３ａ、３
   ｂ）とを複数組備えるとともに、 該展開書込回路（１ａ、１ｂ）と該読出回路（３ａ、３
   ｂ）とを制御する制御部（４）と、 該読出回路（３ａ、３ｂ）で読出された複数のビットマ
   ップメモリ（２ａ、２ｂ）のデータを合成して出力する
   合成回路（７）とを設け、 該制御部（４）が複数の展開書込回路（１ａ、１ｂ）に
   展開指示し、該複数の展開書込回路（１ａ、１ｂ）から
   終了通知があったことに応じて該複数の読出回路（３ａ
   、３ｂ）に読出し指示することを 特徴とするビットマップメモリの多重化制御方式。