JPH03192820A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 におけろデータラッチ信号を内蔵のカウンタにて発生さ
せることに関するものである。

〔従来の技術〕

第２図は、従来のＰＬＬ回路のブロック図である。図に
おいて、（１）は入力信号印加端子、（２）はイネーブ
ル信号入力端子、（３）はクロック入力端子。

（４）はデータ入力端子、（５）はレファレンス信号入
力端子、（６）は位相比較器の位相比較信号出力端子。

（７）はプログラマブルディパイダ、（８）はプログラ
マブルレファレンスデイバイダ、　（９１はシフトレジ
スタ、ａ■はデータラッチ回路、　ａｌ）は選択回路、
θりは位相比較器、　Ｃｌ５）はラッチ回路である。

次に動作について説明する。入力信号印加端子（１）か
ら入力された信号がプログラマブルディバイダ（７）に
より分周され、この分周された入力分周（ｇ号と、レフ
ァレンス信号入力端子（５）から入力された信号がプロ
グラマブルレファレンスディパイダ（８）により分周さ
れる。このレファレンス分周信号との位相を比較し、そ
の位相差を位相比較信号出力端子（６）から出力する。

なお、この回路におけるプログラマブルディバイダ（７
］およびプログラマブルレファレンスディバイダ（８）
の分周比はクロック入力端子（３）及び、データ入力端
子（４）からシフトレジスタ（９）に入力されたデータ
をデータラッチ回路ａωに読み込み、更にイネーブル信
号入力端子（２）の制御によりプログラマブルデイバイ
ブ（７）、及びプログラマブルレファレンスディバイダ
（８）に転送することにより設定される。

〔発明が解決しようとする課題〕

従来のＰＬＬ回路は以上のように構成されているので、
プログラマブルデイバイブ及びプログラマブルレファレ
ンスディバイダの分周比設定の際、データラッチ回路に
蓄えられたデータをイネーブル信号入力端子より入力さ
れる制御信号と、データラッチ回路より出力される信号
とによりプログラマブルデイバイブ、あるいはプログラ
マブルデイバイブのどちらか一方に転送していた。従っ
て、データラッチ回路からデータを転送する際には、イ
ネーブル信号入力端子より入力される制御信号が必要で
あった。すなわちデータ転送の為の制御信号入力用の端
子を必ず外部端子として備えなければならないといった
問題点があった。

この発明は上記のような問題点を解消する為になされた
もので、回路内部にカウンタ回路を備え、クロック入力
端子から入力されるクロックをカウントし、ある一定の
数のクロックをカウントした時点でイネーブル信号入力
端子に印加される制御入力と同様の信号を発生し、その
信号をラッチ選択回路に入力するＰＬＬ回路を得ること
を目的とする。

〔課題を解決するための手段〕

この発明に係るＰＬＬ回路は第２図の回路にカウンタ回
路を備え、このカウンタ回路の出力信号とデータラッチ
回路の出力信号とにより、データラッチ回路のデータを
プログラマブルデイバイブもしくはプログラマブルレフ
ァレンスディパイダに転送する様にしたものである。

〔作用〕

この発明におけるＰＬＬ回路は、カウンタ回路の内蔵に
より、第２図の回路のイネーブル信号入力端子から入力
される制御入力信号と同様の制御信号をつくり出すこと
ができ、これによって第２図の回路のイネーブル信号入
力端子を省略することが可能である。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図は、ＰＬＬ回路のブロック図である。

図において、（１１，（３１〜ｑ１）、αりは第２図の
従来例に示したものと同等であるので説明を省略する。

（２）はラッチ選択回路、■）はカウンタ回路である。

次に動作について説明する。カウンタ回路０３）はクロ
ック入力端子（３）から入力されるクロック数をカウン
タ回路、その数が一定数に達した時点でラッチ選択回路
■にラッチ信号を出力する。ラッチ選択回路（２）はカ
ウンタ回路■）からのラッチ信号とデータラッチ回路Ｑ
ＯＩからの信号によりデータラッチ回路θＯ）内に蓄え
られたデータをプログラマブルデイバイブＦ７］　、あ
るいはプログラマブルレファレンスディバイダ（８）の
いずれか一方に転送する。ナオ、データを転送する為の
制御信号がラッチ選択回路（２）から選択回路０１）へ
出力された時点で内蔵するカウンタ回路（２）はリセッ
トされる必要がある。このリセット動作はデータ転送の
為の制御信号を用いて行なうものである。

〔発明の効果〕

以上のように、この発明によれば、データラッチ回路内
部のデータをプログラマブルデイバイブおよびプログラ
マブルレファレンスディバイダに転送する為の制御信号
をＰＬＬ回路内部にカウンタ回路を備えることにより実
施している。これにより外部の制御信号入力端子を削減
出来るという効果がある。

【図面の簡単な説明】

第１図は、この発明の一実施例によるＰＬＬ回路を示す
ブロック図、第２図は、従来のＰＬＬ回路を示すブロッ
ク図である。 図において（１）は入力信号印加端子、（３）はクロッ
ク入力端子、（４）はデータ入力端子、（５）はレファ
レンス信号入力端子、（６）は位相比較信号出力端子。 （７）はプログラマブルデイバイブ、（８）はプログラ
マブルレファレンスディバイタ、（９）ハシフトレジス
タ、α０）はデータラッチ回路、ｑｌ）は選択回路、■
はラッチ回路、ｑ３）ばカウンタ回路、００は位相比較
器である。 なお、 図中、 同一符号は同一、 又は相当部分を 示す。

Claims (1)

【特許請求の範囲】
1. シフトレジスタ、データラッチ回路３プログラマブルデ
   ィバイダ，プログラマブルレフアレンスディバイダ，位
   相比較器，ラッチ選択回路及び選択回路で構成されるＰ
   ＬＬ回路において、シフトレジスタに入力されるクロッ
   クをカウントする為のカウンタ回路、このカウンタ回路
   の出力信号とデータラッチ回路の出力信号とにより選択
   回路の選択信号を発生する為のラッチ選択回路を備え、
   また、この選択回路の選択信号によりカウンタ回路をリ
   セットすることを特徴とするＰＬＬ回路。