JPH03175060A - Ｉｃチップ - Google Patents
ＩｃチップInfo
- Publication number
- JPH03175060A JPH03175060A JP30017490A JP30017490A JPH03175060A JP H03175060 A JPH03175060 A JP H03175060A JP 30017490 A JP30017490 A JP 30017490A JP 30017490 A JP30017490 A JP 30017490A JP H03175060 A JPH03175060 A JP H03175060A
- Authority
- JP
- Japan
- Prior art keywords
- pads
- chip
- along
- arrayed
- grounding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 abstract description 5
- 101100489713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND1 gene Proteins 0.000 abstract 2
- 238000010438 heat treatment Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 101000845005 Macrovipera lebetina Disintegrin lebein-2-alpha Proteins 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、サーマルヘッド用の駆動回路として使用され
るＩＣ（ＳＳ Ｉ、 ＭＳ Ｉ、 ＬＳ ［などの集
積回路）チップのパッドの配列方法に関する。
るＩＣ（ＳＳ Ｉ、 ＭＳ Ｉ、 ＬＳ ［などの集
積回路）チップのパッドの配列方法に関する。
サーマルヘッドには、長平方向に沿って配列された発熱
抵抗体に沿って駆動回路としてのＩＣチ・ノブを配列し
たものがある。そのようなＩＣチップ１個の回路構成の
一例としては、第１図に示されるように、クロック端子
ＣＬＯＣＫからのクロック信号のタイミングでデータ入
力端子ＤＡＴＡＩＮからデータを人力して歩進させるシ
フトレジスタ１と、ロード端子ＬＯＡＤからのロード信
号によりシフトレジスタ１から信号を人力し、保持する
ランチ回路２と、ラッチ回路２に保持された信号に基づ
いて発熱抵抗体く図示せず）を駆動し通電加熱させる出
力トランジスタ３と、ストローブ端子５ＴＲＯＢＥから
のストローブ信号により出力トランジスタ３が動作する
タイミングを制御するゲート４とを備えたものがある。
抵抗体に沿って駆動回路としてのＩＣチ・ノブを配列し
たものがある。そのようなＩＣチップ１個の回路構成の
一例としては、第１図に示されるように、クロック端子
ＣＬＯＣＫからのクロック信号のタイミングでデータ入
力端子ＤＡＴＡＩＮからデータを人力して歩進させるシ
フトレジスタ１と、ロード端子ＬＯＡＤからのロード信
号によりシフトレジスタ１から信号を人力し、保持する
ランチ回路２と、ラッチ回路２に保持された信号に基づ
いて発熱抵抗体く図示せず）を駆動し通電加熱させる出
力トランジスタ３と、ストローブ端子５ＴＲＯＢＥから
のストローブ信号により出力トランジスタ３が動作する
タイミングを制御するゲート４とを備えたものがある。
このＩＣはチップ当り３２個の発熱抵抗体を駆動するも
のであって、シフトレジスタ１及びラッチ回路２は共に
３２ビツトの容量を有し、出力トランジスタ３及びゲー
ト４はそれぞれ３２個ずつ設けられ、出力トランジスタ
３のコレクタにつながり発熱抵抗体に接続される駆動出
力用パッドも３２個（０１〜０３、）設けられている。
のであって、シフトレジスタ１及びラッチ回路２は共に
３２ビツトの容量を有し、出力トランジスタ３及びゲー
ト４はそれぞれ３２個ずつ設けられ、出力トランジスタ
３のコレクタにつながり発熱抵抗体に接続される駆動出
力用パッドも３２個（０１〜０３、）設けられている。
なお、端子ＣＬＥＡＲはシフトレジスタ１のクリア用端
子、端子ＶＤＤ及び■ＳＳはシフトレジスタ１とラッチ
回路２自体を駆動するための電源端子及びグランド端子
である。
子、端子ＶＤＤ及び■ＳＳはシフトレジスタ１とラッチ
回路２自体を駆動するための電源端子及びグランド端子
である。
このようなＩＣチップは発熱抵抗体の数に応じて必要な
数だけ設けられる。
数だけ設けられる。
ところで、第１図の回路図上は、グランド端子ＧＮＤに
接続される出力トランジスタ３のエミッタが全て共通の
グランドラインに接続されているかの如く表現されてい
るが、実装上は出力トランジスタ２個当り１個の割でグ
ランド用パッドが駆動出力用パッドＯ、％Ｏ，，と同じ
方向に取り出されている。そのため、ＩＣチップのパッ
ド配列は、第２図に示されるように、チップ５の一辺に
沿って駆動出力用パッドＯ３〜０３．の２個に１個の割
でグランド用端子Ｇ Ｎ Ｄ 、＝Ｇ Ｎ Ｄ 、、が
配列されている。１１〜Ｉ８はＤＡＴＡＩＮ、ＣＬＯＣ
Ｋその他の入出力信号用端子のためのパッドである。
接続される出力トランジスタ３のエミッタが全て共通の
グランドラインに接続されているかの如く表現されてい
るが、実装上は出力トランジスタ２個当り１個の割でグ
ランド用パッドが駆動出力用パッドＯ、％Ｏ，，と同じ
方向に取り出されている。そのため、ＩＣチップのパッ
ド配列は、第２図に示されるように、チップ５の一辺に
沿って駆動出力用パッドＯ３〜０３．の２個に１個の割
でグランド用端子Ｇ Ｎ Ｄ 、＝Ｇ Ｎ Ｄ 、、が
配列されている。１１〜Ｉ８はＤＡＴＡＩＮ、ＣＬＯＣ
Ｋその他の入出力信号用端子のためのパッドである。
しかしながら、サーマルヘッドでは発熱抵抗体は一方向
に連続して配列されているのに対し、上記のＩＣチップ
は上述第２図のように駆動出力用パッド０１〜０３１と
グランド用パッドＧＮＤ、〜ＧＮＤ、、とが２＝１の割
ではあるが交互に配列されているため、このようなＩＣ
チップ５を例えばテープキャリア方式によりサーマルヘ
ッドに実装する場合には、駆動出力用パッドとグランド
用パッドとはテープキャリア上で互いに逆方向に向かう
リードに接続する必要があり、したがって、駆動出力用
パッドｏ 、−ｗＱ ３ｆｆｉとグランド用パッドＧＮ
Ｄ、〜Ｇ Ｎ Ｄ 、、からなるパッド配列をテープキ
ャリアの同一面内に形成されているリードにボンディン
グ（インナーリードボンディング）することはできない
。そこで、テープ基材の両面にリードパターンが形成さ
れたテープキャリアを使用したり、通常のテープキャリ
アを２枚使用したりする必要がある。そして、そのよう
な実装５広は、サーマルヘッドの組立て工程の面からも
、歩留りの面からも、延いてはコストの面からも不利益
を伴うものである。
に連続して配列されているのに対し、上記のＩＣチップ
は上述第２図のように駆動出力用パッド０１〜０３１と
グランド用パッドＧＮＤ、〜ＧＮＤ、、とが２＝１の割
ではあるが交互に配列されているため、このようなＩＣ
チップ５を例えばテープキャリア方式によりサーマルヘ
ッドに実装する場合には、駆動出力用パッドとグランド
用パッドとはテープキャリア上で互いに逆方向に向かう
リードに接続する必要があり、したがって、駆動出力用
パッドｏ 、−ｗＱ ３ｆｆｉとグランド用パッドＧＮ
Ｄ、〜Ｇ Ｎ Ｄ 、、からなるパッド配列をテープキ
ャリアの同一面内に形成されているリードにボンディン
グ（インナーリードボンディング）することはできない
。そこで、テープ基材の両面にリードパターンが形成さ
れたテープキャリアを使用したり、通常のテープキャリ
アを２枚使用したりする必要がある。そして、そのよう
な実装５広は、サーマルヘッドの組立て工程の面からも
、歩留りの面からも、延いてはコストの面からも不利益
を伴うものである。
本発明は」１記問題に鑑み、サーマルヘッドの電子機器
に容易に実装できるＩＣチップを提供することを目的と
するものであって、駆動出力用パッドをＩＣチップの一
辺に沿って連続して配列すると共に、複数のグランド用
パッドをを備え、該パッドを、前記駆動出力用パッドを
配列した１辺の両隣の辺に配列したことを特徴とする。
に容易に実装できるＩＣチップを提供することを目的と
するものであって、駆動出力用パッドをＩＣチップの一
辺に沿って連続して配列すると共に、複数のグランド用
パッドをを備え、該パッドを、前記駆動出力用パッドを
配列した１辺の両隣の辺に配列したことを特徴とする。
以下、一実施例について説明する。
第３図は第１図の回路構成を有するＩＣチップにおいて
、本発明を実施した例のパッド配置図である。駆動出力
用パッドＯ３〜０３．は［Ｃチップ６の表面の上側の辺
に沿って連続して一列に配列され、グランド用パッドは
左側の辺に沿って３個（ＧＮＤ、〜ＧＮＤ、）、右側の
辺に沿って３個（ＧＮＤ、〜ＧＮＤ、）が配列されてい
る。入出力信号用パッド１１〜Ｉ８は第２図と同じであ
る。
、本発明を実施した例のパッド配置図である。駆動出力
用パッドＯ３〜０３．は［Ｃチップ６の表面の上側の辺
に沿って連続して一列に配列され、グランド用パッドは
左側の辺に沿って３個（ＧＮＤ、〜ＧＮＤ、）、右側の
辺に沿って３個（ＧＮＤ、〜ＧＮＤ、）が配列されてい
る。入出力信号用パッド１１〜Ｉ８は第２図と同じであ
る。
本実施例は第２図の従来例のように出力トランジスタ３
のエミッタを２個ずつ共通にしてグランド用パッドに接
続するものではなく、３２個の出力トランジスタ３のエ
ミッタをＩＣチップ内で全て共通のグランドラインに接
続し、その共通のグランドラインからＩＣチップ６の左
辺に沿って３個（ＧＮＤ、〜ＧＮＤ、）、右辺に沿って
３個（ＧＮＤ４〜ＧＮＤ、）のパッドを取り出したもの
である。このように、グランドを共通にすることにより
グランドパッドに対するボンディングの歩留りが大幅に
向上する。
のエミッタを２個ずつ共通にしてグランド用パッドに接
続するものではなく、３２個の出力トランジスタ３のエ
ミッタをＩＣチップ内で全て共通のグランドラインに接
続し、その共通のグランドラインからＩＣチップ６の左
辺に沿って３個（ＧＮＤ、〜ＧＮＤ、）、右辺に沿って
３個（ＧＮＤ４〜ＧＮＤ、）のパッドを取り出したもの
である。このように、グランドを共通にすることにより
グランドパッドに対するボンディングの歩留りが大幅に
向上する。
以上のように、本発明によれば駆動出力用パッドがＩＣ
チップ表面の一辺に沿って連続して配列されるので、そ
のようなＩＣチップをサーマルヘッドその他の電子機器
に実装する場合には、例えばテープキャリア方式による
ときはテープ基材の片面のみにリードパターンが形成さ
れている通常のテープキャリア１枚でボンディングを行
なうことができ、したがって実装の容易な【Ｃチップと
なる効果を達成することができる。
チップ表面の一辺に沿って連続して配列されるので、そ
のようなＩＣチップをサーマルヘッドその他の電子機器
に実装する場合には、例えばテープキャリア方式による
ときはテープ基材の片面のみにリードパターンが形成さ
れている通常のテープキャリア１枚でボンディングを行
なうことができ、したがって実装の容易な【Ｃチップと
なる効果を達成することができる。
第１図はサーマルヘッド駆動回路に用いられるＩＣチッ
プ１個の回路構成例を示す回路図、第２図は第１図の回
路を内蔵する従来のＩＣチ、ブのパッド配列を示す概略
平面図、第３図は第１図の回路を内蔵し本発明の一実施
例を適用したＩｃチップのパッド配列を示す概略平面図
である。 ６・・・ＩＣチップ、 ０ 、”−０，１・・駆動出力用パッド、ＧＮＤ、−Ｇ
ＮＤ、・・・グランド用パッド。 手続補正書 平成 ２年１２月 ５日
プ１個の回路構成例を示す回路図、第２図は第１図の回
路を内蔵する従来のＩＣチ、ブのパッド配列を示す概略
平面図、第３図は第１図の回路を内蔵し本発明の一実施
例を適用したＩｃチップのパッド配列を示す概略平面図
である。 ６・・・ＩＣチップ、 ０ 、”−０，１・・駆動出力用パッド、ＧＮＤ、−Ｇ
ＮＤ、・・・グランド用パッド。 手続補正書 平成 ２年１２月 ５日
Claims (1)
- （１）駆動出力用パッドをＩＣチップの一辺に沿って連
続して配列すると共に、複数のグランド用パッドをを備
え、該パッドを、前記駆動出力用パッドを配列した１辺
の両隣の辺に配列したことを特徴とするＩＣチップのパ
ッド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30017490A JPH03175060A (ja) | 1990-11-05 | 1990-11-05 | Ｉｃチップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30017490A JPH03175060A (ja) | 1990-11-05 | 1990-11-05 | Ｉｃチップ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13694882A Division JPS5927539A (ja) | 1982-08-05 | 1982-08-05 | サーマルヘッド用ｉｃチップのパッド配列方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03175060A true JPH03175060A (ja) | 1991-07-30 |
Family
ID=17881638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30017490A Pending JPH03175060A (ja) | 1990-11-05 | 1990-11-05 | Ｉｃチップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03175060A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05301366A (ja) * | 1992-02-14 | 1993-11-16 | Rohm Co Ltd | プリントヘッドおよびこれに搭載する駆動用ｉｃ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927539A (ja) * | 1982-08-05 | 1984-02-14 | Ricoh Co Ltd | サーマルヘッド用ｉｃチップのパッド配列方法 |
-
1990
- 1990-11-05 JP JP30017490A patent/JPH03175060A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927539A (ja) * | 1982-08-05 | 1984-02-14 | Ricoh Co Ltd | サーマルヘッド用ｉｃチップのパッド配列方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05301366A (ja) * | 1992-02-14 | 1993-11-16 | Rohm Co Ltd | プリントヘッドおよびこれに搭載する駆動用ｉｃ |
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