JPH03173403A - チップバリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電圧非直線性抵抗として機能するチップバリ
スタに関し、特にサージ耐量を向上しながら静電容量を
小さくでき、ひいては製造コストを低減できるとともに
、高周波の信号ラインへの採用を可能にできるようにし
た構造に関する。

〔従来の技術〕

一般にバリスタは、印加電圧に応じて抵抗値が非直線的
に変化する抵抗体素子であり、異常電圧が加わるのを防
止するためのサージ吸収素子として用いられている。ま
た、近年における電子部品のチップ化が進むなかで、上
記バリスタにおいてもチップ型バリスタが提案されてい
る。このようなチップバリスタの一例として、従来、第
５図に示すような積層型バリスタがある（特公昭５８−
２３９２１号公報参照）。この積層型バリスタ１０は、
セラミクス層１１と内部電８ｉ１２とを交互に積層して
一体焼結するとともに、該焼結体１３の両端面１３ａ、
１３ｂに外部端子としての接続電極１４を形成し、さら
に該接続電極１４と上記焼結体ｌ３の両端面１３ａ、１
３ｂに交互に露出された内部電１ｆｌ１２の一端面１２
ａとを接続して構成されでいる。

上記積層型バリスタ１０においては、当然ながらより優
れた特性が要求されており、例えばｖｌ。

、の低電圧化、あるいはサージ耐量の向上が要求されて
いる。この低電圧化は上記セラミクス層１１の厚さをで
きるだけ薄くすることにより実現できる。またサージ耐
量の向上には上記セラミクスＩＺ】】と内部電極１２と
の積層数を増やすことにより実現でき、例えば５０〜１
００Ａのサージ耐量を得るには上記内部電極１２を１０
〜２０層積層するようにしている。

〔発明が解決しようとする問題点〕

しかしながら上記従来の積層型バリスタは、以下の問題
点がある。

■、上記内部電極は焼成時の高温度に耐える必要がある
ことから、Ａｇ、Ｐｄ等の貴金属を使用しており、従っ
てこれの積層数が増えるほどコストが上昇する。ちなみ
に、上記積層型バリスタの製造価格はこれの大部分が上
記貴金属で占められている。

■、また積層数が増える程静電容量が大きくなることか
ら、例えば２００ｖの７４ｇラインには使用できるもの
の、高周波の信号ラインには使用できず、用途が限られ
る。

■、さらに上記従来の積層型バリスタは、低バリスタ電
圧を得るためにセラミクス層の一層あたりの厚さを薄く
設定しており、従って内部電極同士の間隔が非常に狭く
なっている。しかもこの電圧非直線性を発現するセラミ
クス層部分が焼結体の内方に位置していることから、焼
成時、特に降温過程で上記セラミクス層への酸素の供給
が不十分となり、緻密な焼結体を得ることが困難となっ
ている。その結果、サージ耐量の向上が阻害され、１０
０４程度が限度となっている。さらにまた、上記セラミ
クス層部分が焼結体の内方に配置されていることから、
電流が流れて発熱したときに放熱し難く、この点からも
サージ耐量の向上を阻害している。

本発明は上記従来の各問題点を解決するためになされた
もので、サージ耐量の向上を図りながら静電容量を小さ
くでき、高周波の信号ラインにも使用でき、かつ製造コ
ストを低減できる新規な構造のチップバリスタを提供す
ることを目的としている。

〔問題点を解決するための手段〕

そこで本願第１項の発明は、セラミクス焼結体の内部に
一層又は二層の内部電極を埋設し、該焼結体の外表面に
上記内部電極と対をなす外部電極を形成したことを特徴
とするチップバリスタである。また第２項の発明は、内
部電極と外部電極に挾まれたセラミクス焼結体の厚みが
その他のセラミクス焼結体の厚みより薄いことを特徴と
し、さらに第３項の発明は、上記焼結体の少なくとも外
部電極側の外表面をグレーズにより覆ったことを特徴と
し、さらにまた第４項の発明は、上記セラミクス焼結体
の主成分をＺｎＯとし、これに少なくともＢｉＦｓを含
有させたことを特（衣としてい（作用〕 本発明に係るチップバリスタによれば、セラミクス焼結
体内に一層又は二層の内部電極を形成し、該焼結体の外
表面に上記内部電極と対をなす外部電極を形成したので
、この内部、外部電極により挟まれた電圧非直線特性を
発現するセラミクス層は焼結体の表面部分に位置するこ
ととなる。その結果、焼成工程における酸素の供給を十
分行うことができ、従来の酸素欠乏を解消でき、それだ
けサージ耐量を向上できる。しかも上記セラミクス層が
表面部分となることから、電流の印加による発熱が生し
ても放熱が容易となり、この点からもサージ耐量を向上
できる。従って、従来のように内部電極を多数積層して
得られていたサージ耐量以上の値を、内部電極と外部電
極との２層で得ることが可能となり、その結果高価な貴
金属の使用蓋を１１５〜１／１０程度に減らすことがで
き、それだけ製造コストを低減できる。また、上記セラ
ミクス層は一層又は二層でよいからそれだけ静電容量を
小さくでき、高周波の信号ラインにも使用することがで
きる。

また、第２項の発明では、このチップバリスタの機械的
強度を高めることができ、表面実装時のワレ、カケ等を
防止することができる。さらに、第３項の発明では、上
記外部電極をグレーズで覆ったので、Ｖ！度の高い雰囲
気中での変質を防止できる。さらにまた、第４項の発明
では、主成分のＺｎＯにＢ　ｉＦ　ｓを添加したので、
サージ耐量をさらに向上できる。

〔実施例〕

以下、本発明の実施例を図について説明する。

第１図ないし第３回は本発明の第１実施例によるチップ
バリスタを説明するための図である。

図において、１は本実施例のチップバリスタである。こ
れはＺｎ○を主成分とし、これにＢｉＦ、を含有してな
る直方体状のセラミクス焼結体２の内部に、Ａｇ−Ｐｄ
合金からなる内部電極３を一層だけ埋設し、該焼結体２
の外表面に内部電極３と対向する外部電極４を形成して
構成されている。また、上記内部電極３の一端面３ａは
上記焼結体２の一端面２ａに露出しており、残りの部分
は焼結体２内に封入されている。また、上記外部電極４
の一端面４ａは上記焼結体２の他端面２ｂの上縁に位置
しており、他の周縁は平面から見ると焼結体２の周縁の
内側に位置している。さらに、上記焼結体２の両端面２
ａ、２ｂには接続電極６が形成されており、咳各接続電
極６には上記内部型！？ｊ３の一端面２ａ、外部電掻４
の一端面４ａが接続されている。

上記セラミクス焼結体２の、内部電極３と外部電極４と
で挟まれた部分は、電圧非直線特性を発現する第１セラ
ミクス層５ａとなっており、該セラミクス層５ａは所定
のバリスタ電圧が得られる厚さに設定されている。また
、上記焼結体２の上記第１セラミクス層５　ａ以外の部
分は、ダミーとしての第２セラミクス層５ｂとなってい
る。上記電圧非直線特性を発現するセラミクス層５ａは
所定のバリスタ電圧が得られるよう極めて薄く設定され
る。従ってそのまま、では接続電極の形成が困難となり
、かつ外力によって破損し易い。そのため上記ダミーと
してのセラミクス層５ｂはセラミクス層５ａより十分厚
く、この焼結体の両端面に外部接′ｆＬ端子としての接
続電極を形成できる端部面積を確保し、かつ外力に対す
る強度を確保するために必要であり、これによりチップ
化を可能にできる。そして、上記焼結体２の接続電極６
を除く外表面には硼硅酸亜鉛からなるグレーズ７が被覆
されており、該グレーズ７により上記外部電極４が覆わ
れた構造となっている。

次に本実施例のチップバリスタ１を製造する方法につい
て説明する。

■　まず、純度９９％以上のＺ　ｎ　Ｏ（９７，９ｍｏ
　１％）　、　　Ｃｏ　Ｏ（０，５ｍｏＡ％）　、　Ｍ
　ｎ　Ｏ（０，５ｍｏ　１％）、　　Ｓ　ｂ！０．（０
，５ｅｐｏ１％）　、　　Ｂ　ｉｌ　０ｚ（０，５５ｏ
ｉ１％）　、　　Ｂ　ｉ　Ｆｓ　（０，１１Ｉｌｏｊ！
％）をそれぞれ所定の割合で秤量し、混合する。この混
合したセラミクス原料に蒸留水を加えてボールミルで２
４時間混合し、この後上記蒸留水をろ過し、乾燥させた
後、８００’ｃｘ２時間で仮焼成し、次にこの仮焼結体
を粉砕する。ここで、この仮焼成−粉砕を複数回繰り返
してもよく、これにより各原料粉を均一に混合できサー
ジ耐量を向上できる。

■　次に、上記粉末をポリビニルブチラール樹脂ととも
にアルコール溶液中に分散させ、スラリーを得る。この
スラリーからドクターブレード法により所定厚さのグリ
ーンシートを形成し、このグリーンシートを所定の大き
さの矩形状に切断して、多数のセラミクス層を形成する
。これにより電圧非直線性を発現する第１セラミクス層
５ａ。

及びダミーとしての第２セラミクス層５ｂを形成する。

■　次に、第３図に示すように、上記第１セラミクス層
５ａの上面にＡｇ−Ｐｄ合金からなるペーストを印刷し
て外部電極、４を形成する。この場合、該外部電極４の
一端面４ａが、セラミクス層５ａの端縁に位置し、他の
端面がセラミクス層５ａの内側に位置するように形成す
る。続いて１枚の第２セラミクス層５ｂの上面に上記ペ
ーストを印刷して内部電極３を形成する。この場合も内
部電極３の一端面３ａが、セラミクス層５ｂの端縁に位
置し、他の周縁がセラミクス層５ｂの内側に位置するよ
うに形成する。そして、上記第１セラミクス層５ａの外
部電極４と、該セラミクス層５ａを挟んで第２セラミク
ス層の内部電極３出が対向し、かつ各室８ｉ３．４の一
端面３ａ、４ａがセラミクス層５ｂ、５ａの端縁に交互
に位置するよう重ね、さらに２枚の第２セラミクス層５
ｂを順次重ね、これをプレスで圧着して積層体を形成す
る。するとこれにより、内部電極３の一端面３ａのみが
積層体の端面に露出し、残りの部分は積層体内に完全に
埋設されることとなり、さらに積層体の上面に外部電＃
Ｉｉ４が露出することとなる。

■　次に上記積層体を９５０℃×２時間で加熱焼成し、
焼結体２を得る。この焼成工程において、第１セラミク
ス層５ａへ酸素が供給され、酸素欠陥のないセラミクス
層が得られることとなる。そして上記焼結体２の両端面
２ａ、２ｂを除く外表面に、硼硅酸亜鉛からなるグレー
ズ７を塗布して焼き付ける。

■　最後に、上記焼結体２の両端面２ａ、２ｂに、Ａｇ
ペーストを塗布した後焼き付け、さらにこれの表面にＮ
ｉ膜、続いてＳｎ膜をそれぞれ電解めっきにより被覆し
、接！１１１６を形成する。

これにより本実施例のチンプバリスタ１が製造される。

次に本実施例の作用効果について説明する。

本実施例チンプバリスタ１によれば、セラミクス焼結体
２内に内部電極３を埋設し、該内部電極３と対向する外
部電極４を焼結体２の外表面に形成したので、両１を極
３゜４により挟まれた第１セラミクス層５ａは焼結体２
の表面部分に位置することとなり、上述した製造工程に
おける焼成時に、上記セラミクス層５ａに十分酸素を供
給でき、その結果サージ耐量を増大できる。しかも上記
セラミクスＩｉ　５　ａが表面部分に位！していること
から、電流が流れて発熱した際の放熱が容易となり、こ
の点からもサージ耐量を向上できる。その結果、上記内
部電極３．外部電極４の２層で済むことから高価な貴金
属の使用量を従来の１７５〜１／１０程度に減らすこと
ができ、それだけ製造コストを低減できる。また、積層
数を一層にできるからそれだけ静電容量を小さくでき、
高周波の信号ラインに使用することができ、用途を拡大
できる。

また、上記第１セラミクス層５ａをバリスタ電圧の低電
圧化に必要な掻めて薄い厚さに設定しながら、第２セラ
ミクス［５ｂを設けたことにより、接′ｖｔｉ極６の形
成に必要な面積、あるいは機械的強度を確保でき、チッ
プ化に対応できるとともに、全体としての厚さを従来構
造より薄くすることができ、それだけ部品素子の薄型化
に貢献できる。

さるに、外部電極４の表面をグレーズ７により覆ったの
で、湿度による外部電極６の変質を防止できるとともに
、接ｖＬ電極６を形成する際の電解めっき処理を容易化
できる。

次に本実施例の効果を確認するために行った特性試験の
結果について説明する。

この試験では、上記実施例の製造方法により作成された
実施例試料について、バリスタ電圧、非直線係数、静電
容量、及びサージ耐量を測定した。

なお、このサージ耐量は５分間隔で２回、８７２０μ３
の衝撃電流を印加し、バリスタ電圧が１０％以上変化し
ない限界の電流値を測定して行った。また、比較するた
めに、内部電極が１６枚積層された市販の積層型バリス
タ（第５図の構造）についても同様の測定を行った。さ
らに、第６図に示すように、焼結体１５の内部に一対の
内部電極１６．１６を埋設してなるなチフブバリスタを
作成し、これも同様の測定を行った。

表はその結果を示す。同表からも明らかなように、従来
試料（第３＋ｌ１ｌＩ）の場合は、Ｖｌ、Ａは１２．１
■と低電圧化できるものの、非直線係数αは２５と低く
、静電容１ｃは１５００ｐＦと高く、しかもサージ耐量
は１００Ａ程度となっている。また、比較試料（第２欄
）の場合は、Ｖｌ１ｍＡ＋　　α、Ｃはそれぞれ１２．
６Ｖ、３４．１１０ｐＦと良い結果がテテイルもツノ、
サージ耐量は７０Ａと大幅に低下している。これはセラ
ミクス層と内部電極との積層数が少ないこと、及びセラ
ミクス層が焼結体の内方に位置していることから、従来
試料よりさらに低下したものと考えられる。これに対し
て本実施例試料（第１欄）の場合は、Ｖｌ、４が１２．
５Ｖ、αが３２となっており満足できる値が得られてい
る。しかもＣは１１０ｐＦ　と従来試料の１７１０以下
に減っており、さらにサージ耐量はｌｌ０Ａと比較試料
の約１．５倍、従来試料の１０％増加となっており、全
てにおいて優れた特性を有していることがわかる。

なお、上記実施例では、焼結体２内に一層の内部電極３
を埋設した構造を例にとって説明したが、本発明のチッ
プバリスタには、第４図に示すような構造のものも含ま
れる。このチップバリスタ２０は、焼結体２１内に２層
の内部電極２２．２２を埋設し、該焼結体２１の、各内
部電極２２と対向する上面２１ａ、及び下面２１ｂに外
部電極２３．２３を形成して構成されたものである。こ
の例においても、各内部電極２２と各外部電極２３とに
より挟まれた第１セラミクス層２４．２４が焼結体２１
の表面部分に位置しているので、サージ耐量の向上を図
ることができ、上記実施例と同様の効果が得られる。

〔発明の効果〕

以上のように本発明に係るチップバリスタによれば、セ
ラミクス焼結体の内部に一層又は二層の内部電極を埋設
し、該焼結体の外表面に上記内部電極と対をなす外部電
極を形成したので、サージ耐量を向上できるとともに静
電容量を小さくでき、高周波の信号ラインへの使用を可
能にできる効果があり、また内部電極数が少ない分だけ
製造コストを低減できる効果がある。

【図面の簡単な説明】

第１図ないし第３図は本発明の第１実施例によるチップ
バリスタを説明するための図であり、第１図は第２閏の
Ｉ−１線断面図、第２図はその斜視図、第３図はその分
解斜視図、第４図は本発明の第２実施例を示す断面図、
第５図は従来の積層型バリスタを示す断面図、第６図は
上記実施例の特性試験に採用した比較試料を示す断面図
である。 図において、１．２０はチップバリスタ、２２１はセラ
ミクス焼結体、３．２２は内部電極、４．２３は外部電
極、７はグレーズである。

Claims (4)

【特許請求の範囲】
1. （１）セラミクス焼結体の内部に一層又は二層の内部電
   極を埋設し、該焼結体の外表面に上記内部電極と対をな
   す外部電極を形成したことを特徴するチップバリスタ。
2. （２）内部電極と外部電極に挾まれたセラミクス焼結体
   の厚みがその他のセラミクス焼結体の厚みより薄いこと
   を特徴とする特許請求の範囲第１項記載のチップバリス
   タ。
3. （３）上記焼結体の少なくとも外部電極側の表面がグレ
   ーズにより覆われていることを特徴とする特許請求の範
   囲第１項記載のチツプバリスタ。
4. （４）上記セラミクス焼結体はＺｎＯを主成分とし、添
   加物として少なくともＢｉＦ＿３を含有していることを
   特徴とする特許請求の範囲第１項ないし第３項のいずれ
   かに記載のチップバリスタ。