JPH03165620A - プログラム可能な矩形波発生装置 - Google Patents
プログラム可能な矩形波発生装置Info
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- JPH03165620A JPH03165620A JP2218010A JP21801090A JPH03165620A JP H03165620 A JPH03165620 A JP H03165620A JP 2218010 A JP2218010 A JP 2218010A JP 21801090 A JP21801090 A JP 21801090A JP H03165620 A JPH03165620 A JP H03165620A
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- 238000010586 diagram Methods 0.000 description 11
- 102100033868 Cannabinoid receptor 1 Human genes 0.000 description 4
- 101000710899 Homo sapiens Cannabinoid receptor 1 Proteins 0.000 description 4
- 101001116937 Homo sapiens Protocadherin alpha-4 Proteins 0.000 description 3
- 235000014036 Castanea Nutrition 0.000 description 1
- 241001070941 Castanea Species 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- G06—COMPUTING; CALCULATING OR COUNTING
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- H03K3/017—Adjustment of width or dutycycle of pulses
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野ｊ
本発明はプログラム可能な矩形ＩＩｔ発生にイに関する
ものであり、更に詳細には矩形波の周期とデユーティ−
サイクルとがプログラムによって制御されるようになっ
た、マイクロコンピュータ装置に備え付けのプログラム
可能な矩形波発生装置に関するものである。
ものであり、更に詳細には矩形波の周期とデユーティ−
サイクルとがプログラムによって制御されるようになっ
た、マイクロコンピュータ装置に備え付けのプログラム
可能な矩形波発生装置に関するものである。
「従来の技術」
単一チツブマイクロコンビ１−食用の矩形波発生回路に
は再ロード（ｒｅｌｏａｄ）機能を有づるタイマ・カウ
ンタが用いられている。この従来のタイマ・カウンタの
動作機構は、タイマ・カウンタの初期値がマイクロコン
ピュータによって設定され、その後タイマ・カウンタが
入カク０ツクによって減分計数を行い、その値が零とな
った時に、フリップフロップを反転させることで周期的
な信号が出力されるようになっている。このカウンタの
場合、周期は可変であるが、デユーティ−サイクルは５
０％に固定である。
は再ロード（ｒｅｌｏａｄ）機能を有づるタイマ・カウ
ンタが用いられている。この従来のタイマ・カウンタの
動作機構は、タイマ・カウンタの初期値がマイクロコン
ピュータによって設定され、その後タイマ・カウンタが
入カク０ツクによって減分計数を行い、その値が零とな
った時に、フリップフロップを反転させることで周期的
な信号が出力されるようになっている。このカウンタの
場合、周期は可変であるが、デユーティ−サイクルは５
０％に固定である。
デユーティ−サイクルも変えられる別のタイマ・カウン
タも用いられている。動作機構は、出力は、タイマがロ
ードしたレジスタの値がタイマ・カウンタの値に等しい
時にセットされ、また出力は、タイマ・カウンタがオー
パフ０−（、た時にリセットされるようになっている。
タも用いられている。動作機構は、出力は、タイマがロ
ードしたレジスタの値がタイマ・カウンタの値に等しい
時にセットされ、また出力は、タイマ・カウンタがオー
パフ０−（、た時にリセットされるようになっている。
この力−ンンタの場合、デユープイー４ノイクルは固定
の範囲内でのみ可変である、づなわらデューティーナイ
クルはタイマ・カウンタが自動再ロード機能を有する時
に可変であるが、固定されたデ１−テイーナイクルを持
つパルスのみが出力できる。
の範囲内でのみ可変である、づなわらデューティーナイ
クルはタイマ・カウンタが自動再ロード機能を有する時
に可変であるが、固定されたデ１−テイーナイクルを持
つパルスのみが出力できる。
「発明の目的と要旨」
本発明の目的は、マイクロコンピュータに備え付けの、
プログラム可能な矩形波発生装置であって、矩形波の周
期とデユーティ−サイクルとを、パルス幅レジスタの値
をカウンタの値と比較するプログラムによって制御する
ようになった、プログラム可能な矩形波発生装置を得る
ことである。
プログラム可能な矩形波発生装置であって、矩形波の周
期とデユーティ−サイクルとを、パルス幅レジスタの値
をカウンタの値と比較するプログラムによって制御する
ようになった、プログラム可能な矩形波発生装置を得る
ことである。
このプログラム可能な矩形波発生装置は、パルス幅デー
タを記録するための二つのパルス幅レジスタ、カウンタ
、二つの比較回路、パルス発生器、データバス、を含ん
でいる。
タを記録するための二つのパルス幅レジスタ、カウンタ
、二つの比較回路、パルス発生器、データバス、を含ん
でいる。
「実施例」
第１図に示すように、本発明のプログラム可能な矩形波
発生装置は、パルス幅レジスタ■１、比較回路Ｉ２、カ
ウンタ３、比較回路ＩＩ４、パルス幅しジスタエＩ５、
パルス発生器６、データバス７を含んでいる。以降では
、このプログラム可能な矩形波発生装置の構造と機能に
ついて、それがマイクロコンピュータ装置の周辺装置に
備えイ１りのものとして説明する。中央＊算処理装置（
ＣＰＬＪ）は矩形波の最低レベルの幅を決定するデータ
をパルス幅レジスタ１１中に記録し、矩形波の最高レベ
ルの幅を決定するデータをパルス幅しジスタＩＩＳ中に
記録する。
発生装置は、パルス幅レジスタ■１、比較回路Ｉ２、カ
ウンタ３、比較回路ＩＩ４、パルス幅しジスタエＩ５、
パルス発生器６、データバス７を含んでいる。以降では
、このプログラム可能な矩形波発生装置の構造と機能に
ついて、それがマイクロコンピュータ装置の周辺装置に
備えイ１りのものとして説明する。中央＊算処理装置（
ＣＰＬＪ）は矩形波の最低レベルの幅を決定するデータ
をパルス幅レジスタ１１中に記録し、矩形波の最高レベ
ルの幅を決定するデータをパルス幅しジスタＩＩＳ中に
記録する。
らしＣＰＵがカウンタ３を起動すると、カウンタは人力
クロックを受信することによって増分計数を開始する。
クロックを受信することによって増分計数を開始する。
第６−１図を参照すると、このカウンタ３の動作機構を
、入力クロックの波形が第３図に示されたものと同じと
して説明される。初期の入力り０ツクはＯＦ・ （１
−０）へ与えら−１ れる。周カウンタの各部の初期状態は以下のようになつ
いてる。ＣＬＲは高レベル、ＣＮＲＩの出力は低レベル
、Ｎ４の出力は高レベル、ＣＮ４の出りは低レベル、Ｎ
５の出力は高レベル、ＮＲ２の出力は低レベル、Ｎ３の
出力は高レベルである。初期の状態から、ＣＬＲが低レ
ベルへ変わり、カウンタが動作を開始する。人力クロッ
クが高レベルの場合には、ＮＲ２の出力は低レベルに留
まる。ＣＮＲ１ゲートのＡＮＤ側の入力、クロック、Ｎ
５の出力は高レベルとなるから、システムクロック２（
φ２）が高レベルの時、ＣＮ Ｆ＜ １の出力は低レベ
ルに留まる。もし入力クロックが低レベルになっても、
ＮＲ２の出力はなんら変化せずに低レベルに留まる。
、入力クロックの波形が第３図に示されたものと同じと
して説明される。初期の入力り０ツクはＯＦ・ （１
−０）へ与えら−１ れる。周カウンタの各部の初期状態は以下のようになつ
いてる。ＣＬＲは高レベル、ＣＮＲＩの出力は低レベル
、Ｎ４の出力は高レベル、ＣＮ４の出りは低レベル、Ｎ
５の出力は高レベル、ＮＲ２の出力は低レベル、Ｎ３の
出力は高レベルである。初期の状態から、ＣＬＲが低レ
ベルへ変わり、カウンタが動作を開始する。人力クロッ
クが高レベルの場合には、ＮＲ２の出力は低レベルに留
まる。ＣＮＲ１ゲートのＡＮＤ側の入力、クロック、Ｎ
５の出力は高レベルとなるから、システムクロック２（
φ２）が高レベルの時、ＣＮ Ｆ＜ １の出力は低レベ
ルに留まる。もし入力クロックが低レベルになっても、
ＮＲ２の出力はなんら変化せずに低レベルに留まる。
しかし、ＣＮＲＩのＡＮＤゲートが低レベルになり、シ
ステムクロック２（φ２）が高レベルになる時、ＣＮＲ
Ｉの出力は高レベルとへる。
ステムクロック２（φ２）が高レベルになる時、ＣＮＲ
Ｉの出力は高レベルとへる。
Ｎ４の出力が低レベルになる。システムクロック１（φ
１）が高レベルになる時、カウンタの埴（ＣＮＴ、）は
高レベルになる。従って、Ｎ５の出力もまた低レベルと
なる。しかし、システムクロック１（φ１）が高レベル
になると共に、入力クロックは高レベルへ戻る。従って
、ＮＲ２の出力は低レベルに留まり、ＯＦＨ（１−０）
の出力もまた高レベルに留まる。そして、入力クロック
が高レベルに留まると共にＮ５の出力が低レベルになる
ため、ＧＮＲＩの値は高レベルに留まる。
１）が高レベルになる時、カウンタの埴（ＣＮＴ、）は
高レベルになる。従って、Ｎ５の出力もまた低レベルと
なる。しかし、システムクロック１（φ１）が高レベル
になると共に、入力クロックは高レベルへ戻る。従って
、ＮＲ２の出力は低レベルに留まり、ＯＦＨ（１−０）
の出力もまた高レベルに留まる。そして、入力クロック
が高レベルに留まると共にＮ５の出力が低レベルになる
ため、ＧＮＲＩの値は高レベルに留まる。
なると共に、ＮＲ２の出力は高レベルになり、ｌ＼−ノ
ＯＦ、（ｉ−０）の出力は低レベルになる。シス高レベ
ルとなる。システムクロック１（φ１）が高レベルの場
合、ＣＮＴ、の出力は低レベルとなす、Ｎ５の出力は高
レベルとなる。上に述べたよの時、 増分計数を開始し、 他方、 カウンタは 入カニつ毎に一つの低レベルを出力する。
ルとなる。システムクロック１（φ１）が高レベルの場
合、ＣＮＴ、の出力は低レベルとなす、Ｎ５の出力は高
レベルとなる。上に述べたよの時、 増分計数を開始し、 他方、 カウンタは 入カニつ毎に一つの低レベルを出力する。
第６−２図は、第６−１図のＣＮＲ１部の内部回路を示
し、第１表は入力Ｉ 、Ｉ 、Ｉ３゜２ Ｉ４に対する出力状態を示す。
し、第１表は入力Ｉ 、Ｉ 、Ｉ３゜２ Ｉ４に対する出力状態を示す。
第７−１図を参照すると、比較回路の動作１１１１を説
明できる。もしカウンタの値（ＣＮＴ、）がパルス幅レ
ジスタの値（ＰＤＲ，）と同じなら、すなわち両値が低
レベルならば、ＮＲ３の出力は高レベルとなり、節Ａは
８レベルとなる。もし、両方の値、ＣＮＴ、とＰＤＲ，
とが高レベルであれば、節△もまた高レベルとなる。し
かし、もしＣＮＴ・とＰＤＲ，が異なっていれば、すな
わち一方が高レベルで、他方が低レベルであれば、ＮＲ
３の出力は低レベルとなり、従って、ＮＤｌのＡＮＤゲ
ートは低レベルになり、節Ａちまた低し値が低レベル、
加入が高レベル、Ｎ６の出力が高の出力は高レベルとな
る。比較回路の第１の端、同じであれば、パルス発生器
の出力は低レベルの場合、ＥＱＩ７の出力は低レベルと
なる。そして、ＥＱＩの対応する信号は高レベルになり
、ＥＱＩＩは低レベルになる。パルス発生器の出力が高
レベルの場合には、カウンタの値とパルス幅レジスレベ
ルとなり、 ＥＱＩＩが高レベルとなる。
明できる。もしカウンタの値（ＣＮＴ、）がパルス幅レ
ジスタの値（ＰＤＲ，）と同じなら、すなわち両値が低
レベルならば、ＮＲ３の出力は高レベルとなり、節Ａは
８レベルとなる。もし、両方の値、ＣＮＴ、とＰＤＲ，
とが高レベルであれば、節△もまた高レベルとなる。し
かし、もしＣＮＴ・とＰＤＲ，が異なっていれば、すな
わち一方が高レベルで、他方が低レベルであれば、ＮＲ
３の出力は低レベルとなり、従って、ＮＤｌのＡＮＤゲ
ートは低レベルになり、節Ａちまた低し値が低レベル、
加入が高レベル、Ｎ６の出力が高の出力は高レベルとな
る。比較回路の第１の端、同じであれば、パルス発生器
の出力は低レベルの場合、ＥＱＩ７の出力は低レベルと
なる。そして、ＥＱＩの対応する信号は高レベルになり
、ＥＱＩＩは低レベルになる。パルス発生器の出力が高
レベルの場合には、カウンタの値とパルス幅レジスレベ
ルとなり、 ＥＱＩＩが高レベルとなる。
すなわち、
第７−２図は、
第７−１図のＮ０１部の内部回
路を示し、第２表は入力１．Ｉ２．Ｉ。、■。
に対する出力状態を示す。
（第２表）
第５図を参照すると、パルス発生回路の動作機構を説明
できる。既に述べたように、もしＥＱＩの出力が高レベ
ルで、ＥＱＩＩの出力が低レベルであれば、ＡＮＤの出
力は高レベルになる。しかし、ＡＮＤの出力が低レベル
であるので、フリップ７０ツブ（Ｆ／Ｆ）がセットされ
る。最後に、システムクロック２（φ２）と同期して、
ＣＮ１の出力が低レベルとなり、ＮＲＩの出力が高レベ
ルとなる。そして、システムクロック１（φ１）と同期
して、ＣＮ２の出力が低レベルとなり、Ｎ２の出力が高
レベルにセットされる。ＥＱＩが高レベルになるので、
ＣＬＲ信号は高レベルになり、カウンタはクリアされる
。従って、ＥＱＩとＥＱＩＩの両方が低レベルとなる。
できる。既に述べたように、もしＥＱＩの出力が高レベ
ルで、ＥＱＩＩの出力が低レベルであれば、ＡＮＤの出
力は高レベルになる。しかし、ＡＮＤの出力が低レベル
であるので、フリップ７０ツブ（Ｆ／Ｆ）がセットされ
る。最後に、システムクロック２（φ２）と同期して、
ＣＮ１の出力が低レベルとなり、ＮＲＩの出力が高レベ
ルとなる。そして、システムクロック１（φ１）と同期
して、ＣＮ２の出力が低レベルとなり、Ｎ２の出力が高
レベルにセットされる。ＥＱＩが高レベルになるので、
ＣＬＲ信号は高レベルになり、カウンタはクリアされる
。従って、ＥＱＩとＥＱＩＩの両方が低レベルとなる。
従って、フリップフロップは以前の状態を保持し、パル
ス発生器の出力は引き続いて高レベルを保持する。もし
、カウンタの動作に従って、カウンタの値がパルス低レ
ベルとなるが、パルス発生器の出力が高レベルであるの
で、ＥＱＩは低レベルを保持する。カウンタの値がパル
ス幅レジスタＩＩ５の値と等しい場合には、ＥＱＩＩ７
もまた低レベルとなる。
ス発生器の出力は引き続いて高レベルを保持する。もし
、カウンタの動作に従って、カウンタの値がパルス低レ
ベルとなるが、パルス発生器の出力が高レベルであるの
で、ＥＱＩは低レベルを保持する。カウンタの値がパル
ス幅レジスタＩＩ５の値と等しい場合には、ＥＱＩＩ７
もまた低レベルとなる。
ＥＱＩ Ｉの出力は、それが出力Ｎ ＯＲゲートのＥＱ
ＩＩ７による入力であり、パルス発生器の反転信号であ
るので、高レベルになる。そして、パルス発生器のＥＱ
ＩＩ＄高レベルになれば、ＡＮＤｌの出力が低レベルに
なり、ＡＮＤ２の出力が高レベルになると共に、フリッ
プ７０ツブはリセットされる。、ＣＮ１の出力はシステ
ムクロック２（φ２）と同期してｎレベルになり、ＮＲ
１の出力は低レベルになる。ＣＮ２の出力またシステム
クロック１（φ１）と同期して高レベルになり、Ｎ２、
すなわちパルス発生器の出力は低レベルへリセットされ
る。ＥＱＩＩが高レベルであるので、ＯＲＩの出力が高
レベルになると共に、カウンタはクリアされる。上に述
べたように、本プログラム可能な矩形波発生装置は第２
図に示したような波形を出力する。ここに、周期とデユ
ーティ−サイクルに圓する方程式は次のようになってい
る。
ＩＩ７による入力であり、パルス発生器の反転信号であ
るので、高レベルになる。そして、パルス発生器のＥＱ
ＩＩ＄高レベルになれば、ＡＮＤｌの出力が低レベルに
なり、ＡＮＤ２の出力が高レベルになると共に、フリッ
プ７０ツブはリセットされる。、ＣＮ１の出力はシステ
ムクロック２（φ２）と同期してｎレベルになり、ＮＲ
１の出力は低レベルになる。ＣＮ２の出力またシステム
クロック１（φ１）と同期して高レベルになり、Ｎ２、
すなわちパルス発生器の出力は低レベルへリセットされ
る。ＥＱＩＩが高レベルであるので、ＯＲＩの出力が高
レベルになると共に、カウンタはクリアされる。上に述
べたように、本プログラム可能な矩形波発生装置は第２
図に示したような波形を出力する。ここに、周期とデユ
ーティ−サイクルに圓する方程式は次のようになってい
る。
周期−［パルス幅レジスタＩ（１）の植土パルス幅レジ
スタＩＩ５の値＋２］ Ｔｃｋ デユーティ−サイクル−（［パルス幅レジスタＩＩ５の
値＋１］ＸＴｃｋ／周期）× １００％ 第８図は、本プログラム可能な矩形波発生装置のタイミ
ング図である。第９図は、本発明の動作流れ図である。
スタＩＩ５の値＋２］ Ｔｃｋ デユーティ−サイクル−（［パルス幅レジスタＩＩ５の
値＋１］ＸＴｃｋ／周期）× １００％ 第８図は、本プログラム可能な矩形波発生装置のタイミ
ング図である。第９図は、本発明の動作流れ図である。
第９図を参照すると、動作順序を説明できる。第１工程
１００では、中央演詐処理装置（ＣＰＵ）がカウンタを
始動させ、次の１程１０１において、パルス発生器の出
力はそれが高レベルであるかどうかを読みとられる。も
し出力が高レベルでなければ、つぎの工程１０２へ進む
。
１００では、中央演詐処理装置（ＣＰＵ）がカウンタを
始動させ、次の１程１０１において、パルス発生器の出
力はそれが高レベルであるかどうかを読みとられる。も
し出力が高レベルでなければ、つぎの工程１０２へ進む
。
この工程１０２では、カウンタの値とパルス幅レジスタ
１１の値とが比較される。もしこれらの直が異なれば、
カウンタの伯が工程１０３で増大され、前の工程１０２
へ戻る。もしこれらの値が同じであれば、パルス発生器
の出力がセットされ１０４、カウンタが同時に１０８ク
リアされる。■程１０１でパルス発生器の出力が高レベ
ルであれば、カウンタの値とパルス幅レジスタＩＴ５の
値とが比較される１０５ｏこれらの値が異なれば、次の
工程１０６でカウンタの鎗が増分され、前の工程１０５
へ戻る。もしこれらの値が同じであれば、パルス発生器
の出力はリセットされ１０７、カウンタは同時に１０８
クリ？される。これらの動作連続して繰り返されるので
、第２図に示されたような出力波形が生成される。
１１の値とが比較される。もしこれらの直が異なれば、
カウンタの伯が工程１０３で増大され、前の工程１０２
へ戻る。もしこれらの値が同じであれば、パルス発生器
の出力がセットされ１０４、カウンタが同時に１０８ク
リアされる。■程１０１でパルス発生器の出力が高レベ
ルであれば、カウンタの値とパルス幅レジスタＩＴ５の
値とが比較される１０５ｏこれらの値が異なれば、次の
工程１０６でカウンタの鎗が増分され、前の工程１０５
へ戻る。もしこれらの値が同じであれば、パルス発生器
の出力はリセットされ１０７、カウンタは同時に１０８
クリ？される。これらの動作連続して繰り返されるので
、第２図に示されたような出力波形が生成される。
第１図は、本発明のブロック図。
第２図は、本発明の出力波形を示す図。
第３図は、カウンタ入力波の一例を示す図。
第４図は、システムクロック波の一例を示す図。
第５図は、パルス発生器と本発明の制御回路を示す図。
第６−１図は、本発明のカウンタ回路を示す図。
第６−２図は、カウンタ回路のＣＮＲ１部の拡大した内
部回路を示す図。 第７−１図は、本発明の比較回路を示す図。 第７−２図は、比較回路のＮ０１部の拡大した内部回路
を示す図。 第８図は、本発明のタイミング図。 第９図は、本発明の動作流れ図。 「参照番号」 １・・・パルス幅レジスタ ２・・・比較回路 ３・・・カウンタ ４・・・比較回路 ５・・・パルス幅レジスタ ６・・・パルス発生器 ７・・・データバス
部回路を示す図。 第７−１図は、本発明の比較回路を示す図。 第７−２図は、比較回路のＮ０１部の拡大した内部回路
を示す図。 第８図は、本発明のタイミング図。 第９図は、本発明の動作流れ図。 「参照番号」 １・・・パルス幅レジスタ ２・・・比較回路 ３・・・カウンタ ４・・・比較回路 ５・・・パルス幅レジスタ ６・・・パルス発生器 ７・・・データバス
Claims (1)
- （１）パルス幅の値を記憶する２つのパルス幅データレ
ジスタ、カウンタ、第１の前記パルス幅データレジスタ
と前記カウンタに接続され、前記パルス幅データレジス
タの内の一つの値と前記カウンタの値とを比較する第１
の比較器、第２の前記パルス幅データレジスタと前記カ
ウンタに接続された第２の比較器、前記第１と第２の比
較器に接続されたパルス発生器とを備え、前記パルス発
生器は前記カウンタが前記第１のパルス幅データレジス
タに記憶された値に等しくなるまでＨ信号を出力し、次
に、前記カウンタが前記第のパルス幅データレジスタに
記憶された値に等しくなるまではＬ信号を出力するよう
にし、矩形波の周期とデユーティーサイクルとがプログ
ラムにより制御され、デューティーサイクルを選択可能
としたことを特徴としたプログラム可能な矩形波発生装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR89-11701 | 1989-08-17 | ||
| KR1019890011701A KR930000965B1 (ko) | 1989-08-17 | 1989-08-17 | 프로그래머블 구형파 발생기 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03165620A true JPH03165620A (ja) | 1991-07-17 |
Family
ID=19288997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2218010A Pending JPH03165620A (ja) | 1989-08-17 | 1990-08-17 | プログラム可能な矩形波発生装置 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPH03165620A (ja) |
| KR (1) | KR930000965B1 (ja) |
| DE (2) | DE4025378A1 (ja) |
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