JPH0315777B2 - - Google Patents

Info

Publication number
JPH0315777B2
JPH0315777B2 JP57084744A JP8474482A JPH0315777B2 JP H0315777 B2 JPH0315777 B2 JP H0315777B2 JP 57084744 A JP57084744 A JP 57084744A JP 8474482 A JP8474482 A JP 8474482A JP H0315777 B2 JPH0315777 B2 JP H0315777B2
Authority
JP
Japan
Prior art keywords
channel
input
output
line
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP57084744A
Other languages
English (en)
Other versions
JPS58203539A (ja
Inventor
Kazuo Hibi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP8474482A priority Critical patent/JPS58203539A/ja
Publication of JPS58203539A publication Critical patent/JPS58203539A/ja
Publication of JPH0315777B2 publication Critical patent/JPH0315777B2/ja
Granted legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24Handling requests for interconnection or transfer for access to input/output bus using interrupt

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)

Description

【発明の詳細な説明】 発明の対象 本発明は演算装置、記憶装置、入出力制御装置
等よりなるデータ処理装置に関し、特にその入出
力制御装置の制御方式の改良に関するものであ
る。
従来技術 一般にプログラムにより指示されるチヤネル
(論理チヤネル)の数よりも、実際に具備されて
いるチヤネル(物理チヤネル)の数は等しいか又
は少ないのが普通である。ところで、チヤネル数
の拡張要求により、論理チヤネル数より物理チヤ
ネル数が多くなることがある。この場合、従来は
論理チヤネル数に等しいか又は少ない数の物理チ
ヤネルを持つ入出力制御装置を複数台用意して、
チヤネル・セツト機能により制御する方式をとつ
ており、複数の入出力制御装置を必要とする欠点
があつた。
発明の目的 本発明の目的は、複数台の入出力制御装置を用
いることなく、論理チヤネル数より多い物理チヤ
ネルを制御する処理装置を提供することにある。
発明の総括的説明 本発明はチヤネル・セツト機能におけるチヤネ
ル・セツト・ビツトを論理チヤネル・アドレスに
付加して物理チヤネル・アドレスとし、物理チヤ
ネル・アドレスのうちチヤネル・セツト・ビツト
部分により選択されるチヤネルからの入出力割込
みのみを有効とすることにより、論理チヤネル数
より多い物理チヤネルを持つ入出力制御装置を制
御するものである。
発明の実施例 第1図は本発明の一実施例である処理装置の演
算装置部と入出力制御装置部のブロツク図を示す
ものである。こゝで、演算装置10は16チヤネ
ルの論理チヤネルを制御し、入出力制御装置20
は32チヤネルの物理チヤネルを制御するとす
る。1はチヤネル・アドレスの送出部、2はチヤ
ネル・セツト0側の入出力割込み受付部、3はチ
ヤネル・セツト1側の入出力割込み受付部であ
る。又、4はチヤネル・アドレスの受信部、5は
0〜15チヤネルの入出力割込み送出部、6は1
6〜31チヤネルの入出力割込み送出部である。
処理装置のイニシヤル状態の時、チヤネル・セ
ツトは0側が有効状態となつている。チヤネル・
セツト0側が有効状態で、入出力命令が実行され
ると、論理チヤネル・アドレス線100に論理チ
ヤネル・アドレスが乗り、チヤネル・アドレス送
出部1へ供給される。論理チヤネルは16チヤネ
ルであり、論理チヤネル・アドレスは4ビツトで
構成されている。チヤネル・セツト0側有効の
時、チヤネル・セツト・スイツチング線102は
“0”となつている。チヤネル・アドレス送出部
1では、アドレス線100の論理チヤネル・アド
レス4ビツトに、チヤネル・セツト・スイツチン
グ線102の1ビツトを付加し、5ビツトのチヤ
ネル・アドレスとして物理チヤネル・アドレス線
101に乗せる。これをチヤネル・アドレス受信
部4が受取り、その値により入出力制御装置20
は所望のチヤネルへ入出力命令を発行する。即
ち、物チヤネル・アドレス線101の5ビツトの
うちチヤネル・セツト・スイツチング線102の
1ビツトは物理チヤネル・アドレスの最上位ビツ
トを形成し、これが“0”のとき、0〜15チヤ
ネルのグループを選択し、論理チヤネル・アドレ
ス線100の4ビツトで該グループ内の1つのチ
ヤネルを選択する。
チヤネルで入出力割込みが発生すると、チヤネ
ル0〜15の入出力割込み要求は、入出力割込み
送出部5より入出力割込み要求線103に乗り、
演算装置10のチヤネル・セツト0側の入出力割
込み受付部2へ供給される。入出力割込み受付部
2では、この入出力割込み要求線103をチヤネ
ル・セツト・スイツチング線102とのAND条
件をとり、チヤネル・セツト・スイツチング線1
02が“0”のとき有効とし、OR回路8を経由
して、論理チヤネル割込み要求線105により割
込み制御部へ論理チヤネル割込み要求を供給す
る。なお、割込み制御部の動作は本発明に直接関
係がないので、説明は省略する。
16〜31チヤネル(チヤネル・セツト1側)
への使用要求があると、まず、命令によりスイツ
チングを行ない、チヤネル・セツト1側を有効状
態とし、チヤネル・セツト・スイツチング線10
2を“1”とする。その後、入出力命令が実行さ
れると、チヤネル・アドレス送出部1では、論理
チヤネル・アドレス線100の4ビツトに、チヤ
ネル・セツト・スイツチング線102の値を付加
し、5ビツトのチヤネル・アドレスとして物理チ
ヤネル・アドレス線101に乗せる。こゝで、チ
ヤネル・セツト・スイツチング線102が“1”
である為、物理チヤネル・アドレスは16〜31
チヤネルを示し、入出力制御装置は、この16〜
31チヤネルの所望のチヤネルへ入出力命令を発
行する。
チヤネル16〜31の入出力割込み要求は、入
出力制御装置20の入出力割込み送出部6より入
出力割込み要求線104に乗り、演算装置10の
チヤネル・セツト1側の入出力割込み受付部3へ
供給される。入出力割込み受付部3では、入出力
割込み要求線104とチヤネル・セツト・スイツ
チング線102とのAND条件をとり、チヤネ
ル・セツト・スイツチング線102が“1”のと
き有効とし、OR回路8を経由して、論理チヤネ
ル割込み要求線105により割込み制御部へ論理
チヤネル割込み要求を供給する。
本実施例によれば、チヤネル・セツトの値を、
チヤネル・アドレスの上位に付加することによ
り、又、入出力割込みは、チヤネル・セツトの値
によりセレクトすることにより、論理チヤネル数
より多い物理チヤネルを持つ入出力制御装置を、
論理チヤネル数以内で制御することが出来る。
第2図は本発明の他の実施例を示すもので、第
1図と同一符号のものは前記実施例と同一の部分
を示す。第1図との相違は、入出力制御装置側に
論理16チヤネルと物理32チヤネルの変換回路
7を設けたことである。この変換回路7は、論理
チヤネル・アドレス線100の4ビツトに、チヤ
ネル・セツト・スイツチング線102の1ビツト
を付加して、5ビツトの物理チヤネル・アドレス
線101とする機能、及び、チヤネル・セツト・
スイツチング線102値により、入出力割込み要
求線103と104のいずれかを選択して論理チ
ヤネル割込み要求線105に接続する機能を有し
ている。本実施例によれば、第1図で述べた効果
の他に、演算装置10と入出力制御装置20間の
インタフエース信号線の本数を消減することがで
きる。
第3図は第1図の構成を拡張した例で、拡張チ
ヤネル・モード線200の値より、32チヤネル
入出力制御装置と16チヤネル入出力制御装置の
各々を制御できるようにしたものである。なお、
第1図と同一符号のものは同一部分を示す。
第3図において、拡張チヤネル・モード線20
0の値は、システム作成時に設定され、32チヤ
ネル入出力制御装置が接続される時に“1”にセ
ツトされ、16チヤネル入出力制御装置が接続さ
れる時に“0”にセツトされる。拡張チヤネル・
モード線200が“1”になると、チヤネル・セ
ツト1側チヤネル・アドレス送出部1′を無効に
し、常に、チヤネル、セツト0側チヤネル・アド
レス送出部1を有効とする。又、ANDゲート9
により、チヤネル・セツト・スイツチング線10
2と拡張チヤネル・モード線200とのAND条
件をとり、チヤネル拡張アドレス線150を有効
にする。これにより、第1図の演算装置と同様
に、物理チヤネル入出力制御装置20−0を制御
する演算装置となる。
拡張チヤネル・モード線200が0になると、
チヤネル拡張アドレス線150を無効にし、常に
“0”とする。又、チヤネル・セツト0側、1側
チヤネル・アドレス送出部1,1′は、チヤネ
ル・セツト・スイツチング線102の値により、
“0”の時は、0側チヤネル・アドレス送出部1
が有効となり又、“1”の時は、1側チヤネル・
アドレス送出部1′が有効となる。これにより、
チヤネル・セツト・スイツチング線102の値が
“0”の時は、入出力制御装置20−0へ入出力
命令が発行され、“1”の時は、入出力制御装置
20−1へ入出力命令が発行され、従来技術で動
作する演算装置となる。
本実施例によれば、モード信号を設定すること
により、従来技術で動作する演算装置と、前記第
1図のごとく動作する演算装置とを、提供するこ
とが出来る。
発明の効果 本発明によれば、論理チヤネル数より多い物理
チヤネルを持つ入出力制御装置を、論理チヤネル
数内で制御できる処理装置を実現できる効果があ
る。
【図面の簡単な説明】
第1図は本発明の一実施例を示すブロツク図、
第2図は本発明の他の実施例を示すブロツク図、
第3図は第1図の拡張例のブロツク図である。 1,1′……チヤネル・アドレス送出部、2…
…チヤネル・セツト0側の入出力割込み受付部、
3……チヤネル・セツト1側の入出力割込み受付
部、4……チヤネル・アドレスの受信部、5,6
……入出力割込み送出部、7……変換回路、8…
…OR回路、9……AND回路、102……チヤネ
ル・スイツチング線、200……拡張チヤネル・
モード線。

Claims (1)

    【特許請求の範囲】
  1. 1 命令によりセツトされるチヤネル・セツト・
    ビツトにより複数の入出力制御装置を選択的に制
    御する機能を持つ演算装置を有するデータ処理装
    置において、プログラムにより指示される論理チ
    ヤネル・アドレスに前記チヤネル・セツト・ビツ
    トを付加して物理チヤネル・アドレスを生成する
    手段と、前記物理チヤネル・アドレス中の前記チ
    ヤネル・セツト・ビツトの部分により指定される
    チヤネルからの入出力割込みのみを有効とする手
    段とを有することを特徴とするデータ処理装置。
JP8474482A 1982-05-21 1982-05-21 デ−タ処理装置 Granted JPS58203539A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8474482A JPS58203539A (ja) 1982-05-21 1982-05-21 デ−タ処理装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8474482A JPS58203539A (ja) 1982-05-21 1982-05-21 デ−タ処理装置

Publications (2)

Publication Number Publication Date
JPS58203539A JPS58203539A (ja) 1983-11-28
JPH0315777B2 true JPH0315777B2 (ja) 1991-03-01

Family

ID=13839195

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8474482A Granted JPS58203539A (ja) 1982-05-21 1982-05-21 デ−タ処理装置

Country Status (1)

Country Link
JP (1) JPS58203539A (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5444451A (en) * 1977-09-14 1979-04-07 Fujitsu Ltd Address extension system

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5444451A (en) * 1977-09-14 1979-04-07 Fujitsu Ltd Address extension system

Also Published As

Publication number Publication date
JPS58203539A (ja) 1983-11-28

Similar Documents

Publication Publication Date Title
JPH0315777B2 (ja)
JPH05134960A (ja) ローカルプロセツシング方式
JPS605331A (ja) ラインプリンタ
JP2890660B2 (ja) ビット選択形出力ポート及び出力装置
JPS6123451A (ja) 通信制御装置
JPH01129343A (ja) ダイレクトメモリアクセス制御装置
JPS6151258A (ja) 制御装置間インタ−フエ−ス
JPH1011386A (ja) メモリデータ転送装置及びその転送方法
JPS604498B2 (ja) 電子計算機とダイレクト・メモリ・アクセス装置の結合方法
JPH0740229B2 (ja) 割り込み入力信号制御方式
JPH03134748A (ja) データ転送経路の切替方式
JPS6020263A (ja) 入出力装置の選択方式
JPH03257560A (ja) 入出力インターフェース選択方式
JPH05225004A (ja) 無編集高速ダンプ出力方式
JPH06332866A (ja) プログラム間通信方式
JPH0417540B2 (ja)
JPS617923A (ja) 端末システムにおけるプリント方式
JPH1091433A (ja) レジスタ選択制御装置
JPH02121020A (ja) キーボード制御方式
JPS60169937A (ja) デ−タ処理システム
JPS61120258A (ja) デ−タ転送装置
JPS6211959A (ja) 割込み処理方式
JPH09120343A (ja) Cd−romドライブ装置の制御システム及び制御方法
JPH0434635A (ja) プログラム転送方式
JPS6154553A (ja) チヤネル起動制御方式