JPH0315777B2 - - Google Patents
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- JPH0315777B2 JPH0315777B2 JP57084744A JP8474482A JPH0315777B2 JP H0315777 B2 JPH0315777 B2 JP H0315777B2 JP 57084744 A JP57084744 A JP 57084744A JP 8474482 A JP8474482 A JP 8474482A JP H0315777 B2 JPH0315777 B2 JP H0315777B2
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- 238000006243 chemical reaction Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 101100006960 Caenorhabditis elegans let-2 gene Proteins 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
発明の対象
本発明は演算装置、記憶装置、入出力制御装置
等よりなるデータ処理装置に関し、特にその入出
力制御装置の制御方式の改良に関するものであ
る。
等よりなるデータ処理装置に関し、特にその入出
力制御装置の制御方式の改良に関するものであ
る。
従来技術
一般にプログラムにより指示されるチヤネル
（論理チヤネル）の数よりも、実際に具備されて
いるチヤネル（物理チヤネル）の数は等しいか又
は少ないのが普通である。ところで、チヤネル数
の拡張要求により、論理チヤネル数より物理チヤ
ネル数が多くなることがある。この場合、従来は
論理チヤネル数に等しいか又は少ない数の物理チ
ヤネルを持つ入出力制御装置を複数台用意して、
チヤネル・セツト機能により制御する方式をとつ
ており、複数の入出力制御装置を必要とする欠点
があつた。
（論理チヤネル）の数よりも、実際に具備されて
いるチヤネル（物理チヤネル）の数は等しいか又
は少ないのが普通である。ところで、チヤネル数
の拡張要求により、論理チヤネル数より物理チヤ
ネル数が多くなることがある。この場合、従来は
論理チヤネル数に等しいか又は少ない数の物理チ
ヤネルを持つ入出力制御装置を複数台用意して、
チヤネル・セツト機能により制御する方式をとつ
ており、複数の入出力制御装置を必要とする欠点
があつた。
発明の目的
本発明の目的は、複数台の入出力制御装置を用
いることなく、論理チヤネル数より多い物理チヤ
ネルを制御する処理装置を提供することにある。
いることなく、論理チヤネル数より多い物理チヤ
ネルを制御する処理装置を提供することにある。
発明の総括的説明
本発明はチヤネル・セツト機能におけるチヤネ
ル・セツト・ビツトを論理チヤネル・アドレスに
付加して物理チヤネル・アドレスとし、物理チヤ
ネル・アドレスのうちチヤネル・セツト・ビツト
部分により選択されるチヤネルからの入出力割込
みのみを有効とすることにより、論理チヤネル数
より多い物理チヤネルを持つ入出力制御装置を制
御するものである。
ル・セツト・ビツトを論理チヤネル・アドレスに
付加して物理チヤネル・アドレスとし、物理チヤ
ネル・アドレスのうちチヤネル・セツト・ビツト
部分により選択されるチヤネルからの入出力割込
みのみを有効とすることにより、論理チヤネル数
より多い物理チヤネルを持つ入出力制御装置を制
御するものである。
発明の実施例
第１図は本発明の一実施例である処理装置の演
算装置部と入出力制御装置部のブロツク図を示す
ものである。こゝで、演算装置１０は１６チヤネ
ルの論理チヤネルを制御し、入出力制御装置２０
は３２チヤネルの物理チヤネルを制御するとす
る。１はチヤネル・アドレスの送出部、２はチヤ
ネル・セツト０側の入出力割込み受付部、３はチ
ヤネル・セツト１側の入出力割込み受付部であ
る。又、４はチヤネル・アドレスの受信部、５は
０〜１５チヤネルの入出力割込み送出部、６は１
６〜３１チヤネルの入出力割込み送出部である。
算装置部と入出力制御装置部のブロツク図を示す
ものである。こゝで、演算装置１０は１６チヤネ
ルの論理チヤネルを制御し、入出力制御装置２０
は３２チヤネルの物理チヤネルを制御するとす
る。１はチヤネル・アドレスの送出部、２はチヤ
ネル・セツト０側の入出力割込み受付部、３はチ
ヤネル・セツト１側の入出力割込み受付部であ
る。又、４はチヤネル・アドレスの受信部、５は
０〜１５チヤネルの入出力割込み送出部、６は１
６〜３１チヤネルの入出力割込み送出部である。
処理装置のイニシヤル状態の時、チヤネル・セ
ツトは０側が有効状態となつている。チヤネル・
セツト０側が有効状態で、入出力命令が実行され
ると、論理チヤネル・アドレス線１００に論理チ
ヤネル・アドレスが乗り、チヤネル・アドレス送
出部１へ供給される。論理チヤネルは１６チヤネ
ルであり、論理チヤネル・アドレスは４ビツトで
構成されている。チヤネル・セツト０側有効の
時、チヤネル・セツト・スイツチング線１０２は
“０”となつている。チヤネル・アドレス送出部
１では、アドレス線１００の論理チヤネル・アド
レス４ビツトに、チヤネル・セツト・スイツチン
グ線１０２の１ビツトを付加し、５ビツトのチヤ
ネル・アドレスとして物理チヤネル・アドレス線
１０１に乗せる。これをチヤネル・アドレス受信
部４が受取り、その値により入出力制御装置２０
は所望のチヤネルへ入出力命令を発行する。即
ち、物チヤネル・アドレス線１０１の５ビツトの
うちチヤネル・セツト・スイツチング線１０２の
１ビツトは物理チヤネル・アドレスの最上位ビツ
トを形成し、これが“０”のとき、０〜１５チヤ
ネルのグループを選択し、論理チヤネル・アドレ
ス線１００の４ビツトで該グループ内の１つのチ
ヤネルを選択する。
ツトは０側が有効状態となつている。チヤネル・
セツト０側が有効状態で、入出力命令が実行され
ると、論理チヤネル・アドレス線１００に論理チ
ヤネル・アドレスが乗り、チヤネル・アドレス送
出部１へ供給される。論理チヤネルは１６チヤネ
ルであり、論理チヤネル・アドレスは４ビツトで
構成されている。チヤネル・セツト０側有効の
時、チヤネル・セツト・スイツチング線１０２は
“０”となつている。チヤネル・アドレス送出部
１では、アドレス線１００の論理チヤネル・アド
レス４ビツトに、チヤネル・セツト・スイツチン
グ線１０２の１ビツトを付加し、５ビツトのチヤ
ネル・アドレスとして物理チヤネル・アドレス線
１０１に乗せる。これをチヤネル・アドレス受信
部４が受取り、その値により入出力制御装置２０
は所望のチヤネルへ入出力命令を発行する。即
ち、物チヤネル・アドレス線１０１の５ビツトの
うちチヤネル・セツト・スイツチング線１０２の
１ビツトは物理チヤネル・アドレスの最上位ビツ
トを形成し、これが“０”のとき、０〜１５チヤ
ネルのグループを選択し、論理チヤネル・アドレ
ス線１００の４ビツトで該グループ内の１つのチ
ヤネルを選択する。
チヤネルで入出力割込みが発生すると、チヤネ
ル０〜１５の入出力割込み要求は、入出力割込み
送出部５より入出力割込み要求線１０３に乗り、
演算装置１０のチヤネル・セツト０側の入出力割
込み受付部２へ供給される。入出力割込み受付部
２では、この入出力割込み要求線１０３をチヤネ
ル・セツト・スイツチング線１０２とのAND条
件をとり、チヤネル・セツト・スイツチング線１
０２が“０”のとき有効とし、OR回路８を経由
して、論理チヤネル割込み要求線１０５により割
込み制御部へ論理チヤネル割込み要求を供給す
る。なお、割込み制御部の動作は本発明に直接関
係がないので、説明は省略する。
ル０〜１５の入出力割込み要求は、入出力割込み
送出部５より入出力割込み要求線１０３に乗り、
演算装置１０のチヤネル・セツト０側の入出力割
込み受付部２へ供給される。入出力割込み受付部
２では、この入出力割込み要求線１０３をチヤネ
ル・セツト・スイツチング線１０２とのAND条
件をとり、チヤネル・セツト・スイツチング線１
０２が“０”のとき有効とし、OR回路８を経由
して、論理チヤネル割込み要求線１０５により割
込み制御部へ論理チヤネル割込み要求を供給す
る。なお、割込み制御部の動作は本発明に直接関
係がないので、説明は省略する。
１６〜３１チヤネル（チヤネル・セツト１側）
への使用要求があると、まず、命令によりスイツ
チングを行ない、チヤネル・セツト１側を有効状
態とし、チヤネル・セツト・スイツチング線１０
２を“１”とする。その後、入出力命令が実行さ
れると、チヤネル・アドレス送出部１では、論理
チヤネル・アドレス線１００の４ビツトに、チヤ
ネル・セツト・スイツチング線１０２の値を付加
し、５ビツトのチヤネル・アドレスとして物理チ
ヤネル・アドレス線１０１に乗せる。こゝで、チ
ヤネル・セツト・スイツチング線１０２が“１”
である為、物理チヤネル・アドレスは１６〜３１
チヤネルを示し、入出力制御装置は、この１６〜
３１チヤネルの所望のチヤネルへ入出力命令を発
行する。
への使用要求があると、まず、命令によりスイツ
チングを行ない、チヤネル・セツト１側を有効状
態とし、チヤネル・セツト・スイツチング線１０
２を“１”とする。その後、入出力命令が実行さ
れると、チヤネル・アドレス送出部１では、論理
チヤネル・アドレス線１００の４ビツトに、チヤ
ネル・セツト・スイツチング線１０２の値を付加
し、５ビツトのチヤネル・アドレスとして物理チ
ヤネル・アドレス線１０１に乗せる。こゝで、チ
ヤネル・セツト・スイツチング線１０２が“１”
である為、物理チヤネル・アドレスは１６〜３１
チヤネルを示し、入出力制御装置は、この１６〜
３１チヤネルの所望のチヤネルへ入出力命令を発
行する。
チヤネル１６〜３１の入出力割込み要求は、入
出力制御装置２０の入出力割込み送出部６より入
出力割込み要求線１０４に乗り、演算装置１０の
チヤネル・セツト１側の入出力割込み受付部３へ
供給される。入出力割込み受付部３では、入出力
割込み要求線１０４とチヤネル・セツト・スイツ
チング線１０２とのAND条件をとり、チヤネ
ル・セツト・スイツチング線１０２が“１”のと
き有効とし、OR回路８を経由して、論理チヤネ
ル割込み要求線１０５により割込み制御部へ論理
チヤネル割込み要求を供給する。
出力制御装置２０の入出力割込み送出部６より入
出力割込み要求線１０４に乗り、演算装置１０の
チヤネル・セツト１側の入出力割込み受付部３へ
供給される。入出力割込み受付部３では、入出力
割込み要求線１０４とチヤネル・セツト・スイツ
チング線１０２とのAND条件をとり、チヤネ
ル・セツト・スイツチング線１０２が“１”のと
き有効とし、OR回路８を経由して、論理チヤネ
ル割込み要求線１０５により割込み制御部へ論理
チヤネル割込み要求を供給する。
本実施例によれば、チヤネル・セツトの値を、
チヤネル・アドレスの上位に付加することによ
り、又、入出力割込みは、チヤネル・セツトの値
によりセレクトすることにより、論理チヤネル数
より多い物理チヤネルを持つ入出力制御装置を、
論理チヤネル数以内で制御することが出来る。
チヤネル・アドレスの上位に付加することによ
り、又、入出力割込みは、チヤネル・セツトの値
によりセレクトすることにより、論理チヤネル数
より多い物理チヤネルを持つ入出力制御装置を、
論理チヤネル数以内で制御することが出来る。
第２図は本発明の他の実施例を示すもので、第
１図と同一符号のものは前記実施例と同一の部分
を示す。第１図との相違は、入出力制御装置側に
論理１６チヤネルと物理３２チヤネルの変換回路
７を設けたことである。この変換回路７は、論理
チヤネル・アドレス線１００の４ビツトに、チヤ
ネル・セツト・スイツチング線１０２の１ビツト
を付加して、５ビツトの物理チヤネル・アドレス
線１０１とする機能、及び、チヤネル・セツト・
スイツチング線１０２値により、入出力割込み要
求線１０３と１０４のいずれかを選択して論理チ
ヤネル割込み要求線１０５に接続する機能を有し
ている。本実施例によれば、第１図で述べた効果
の他に、演算装置１０と入出力制御装置２０間の
インタフエース信号線の本数を消減することがで
きる。
１図と同一符号のものは前記実施例と同一の部分
を示す。第１図との相違は、入出力制御装置側に
論理１６チヤネルと物理３２チヤネルの変換回路
７を設けたことである。この変換回路７は、論理
チヤネル・アドレス線１００の４ビツトに、チヤ
ネル・セツト・スイツチング線１０２の１ビツト
を付加して、５ビツトの物理チヤネル・アドレス
線１０１とする機能、及び、チヤネル・セツト・
スイツチング線１０２値により、入出力割込み要
求線１０３と１０４のいずれかを選択して論理チ
ヤネル割込み要求線１０５に接続する機能を有し
ている。本実施例によれば、第１図で述べた効果
の他に、演算装置１０と入出力制御装置２０間の
インタフエース信号線の本数を消減することがで
きる。
第３図は第１図の構成を拡張した例で、拡張チ
ヤネル・モード線２００の値より、３２チヤネル
入出力制御装置と１６チヤネル入出力制御装置の
各々を制御できるようにしたものである。なお、
第１図と同一符号のものは同一部分を示す。
ヤネル・モード線２００の値より、３２チヤネル
入出力制御装置と１６チヤネル入出力制御装置の
各々を制御できるようにしたものである。なお、
第１図と同一符号のものは同一部分を示す。
第３図において、拡張チヤネル・モード線２０
０の値は、システム作成時に設定され、３２チヤ
ネル入出力制御装置が接続される時に“１”にセ
ツトされ、１６チヤネル入出力制御装置が接続さ
れる時に“０”にセツトされる。拡張チヤネル・
モード線２００が“１”になると、チヤネル・セ
ツト１側チヤネル・アドレス送出部１′を無効に
し、常に、チヤネル、セツト０側チヤネル・アド
レス送出部１を有効とする。又、ANDゲート９
により、チヤネル・セツト・スイツチング線１０
２と拡張チヤネル・モード線２００とのAND条
件をとり、チヤネル拡張アドレス線１５０を有効
にする。これにより、第１図の演算装置と同様
に、物理チヤネル入出力制御装置２０−０を制御
する演算装置となる。
０の値は、システム作成時に設定され、３２チヤ
ネル入出力制御装置が接続される時に“１”にセ
ツトされ、１６チヤネル入出力制御装置が接続さ
れる時に“０”にセツトされる。拡張チヤネル・
モード線２００が“１”になると、チヤネル・セ
ツト１側チヤネル・アドレス送出部１′を無効に
し、常に、チヤネル、セツト０側チヤネル・アド
レス送出部１を有効とする。又、ANDゲート９
により、チヤネル・セツト・スイツチング線１０
２と拡張チヤネル・モード線２００とのAND条
件をとり、チヤネル拡張アドレス線１５０を有効
にする。これにより、第１図の演算装置と同様
に、物理チヤネル入出力制御装置２０−０を制御
する演算装置となる。
拡張チヤネル・モード線２００が０になると、
チヤネル拡張アドレス線１５０を無効にし、常に
“０”とする。又、チヤネル・セツト０側、１側
チヤネル・アドレス送出部１，１′は、チヤネ
ル・セツト・スイツチング線１０２の値により、
“０”の時は、０側チヤネル・アドレス送出部１
が有効となり又、“１”の時は、１側チヤネル・
アドレス送出部１′が有効となる。これにより、
チヤネル・セツト・スイツチング線１０２の値が
“０”の時は、入出力制御装置２０−０へ入出力
命令が発行され、“１”の時は、入出力制御装置
２０−１へ入出力命令が発行され、従来技術で動
作する演算装置となる。
チヤネル拡張アドレス線１５０を無効にし、常に
“０”とする。又、チヤネル・セツト０側、１側
チヤネル・アドレス送出部１，１′は、チヤネ
ル・セツト・スイツチング線１０２の値により、
“０”の時は、０側チヤネル・アドレス送出部１
が有効となり又、“１”の時は、１側チヤネル・
アドレス送出部１′が有効となる。これにより、
チヤネル・セツト・スイツチング線１０２の値が
“０”の時は、入出力制御装置２０−０へ入出力
命令が発行され、“１”の時は、入出力制御装置
２０−１へ入出力命令が発行され、従来技術で動
作する演算装置となる。
本実施例によれば、モード信号を設定すること
により、従来技術で動作する演算装置と、前記第
１図のごとく動作する演算装置とを、提供するこ
とが出来る。
により、従来技術で動作する演算装置と、前記第
１図のごとく動作する演算装置とを、提供するこ
とが出来る。
発明の効果
本発明によれば、論理チヤネル数より多い物理
チヤネルを持つ入出力制御装置を、論理チヤネル
数内で制御できる処理装置を実現できる効果があ
る。
チヤネルを持つ入出力制御装置を、論理チヤネル
数内で制御できる処理装置を実現できる効果があ
る。
第１図は本発明の一実施例を示すブロツク図、
第２図は本発明の他の実施例を示すブロツク図、
第３図は第１図の拡張例のブロツク図である。 １，１′……チヤネル・アドレス送出部、２…
…チヤネル・セツト０側の入出力割込み受付部、
３……チヤネル・セツト１側の入出力割込み受付
部、４……チヤネル・アドレスの受信部、５，６
……入出力割込み送出部、７……変換回路、８…
…OR回路、９……AND回路、１０２……チヤネ
ル・スイツチング線、２００……拡張チヤネル・
モード線。
第２図は本発明の他の実施例を示すブロツク図、
第３図は第１図の拡張例のブロツク図である。 １，１′……チヤネル・アドレス送出部、２…
…チヤネル・セツト０側の入出力割込み受付部、
３……チヤネル・セツト１側の入出力割込み受付
部、４……チヤネル・アドレスの受信部、５，６
……入出力割込み送出部、７……変換回路、８…
…OR回路、９……AND回路、１０２……チヤネ
ル・スイツチング線、２００……拡張チヤネル・
モード線。
Claims (1)
- １ 命令によりセツトされるチヤネル・セツト・
ビツトにより複数の入出力制御装置を選択的に制
御する機能を持つ演算装置を有するデータ処理装
置において、プログラムにより指示される論理チ
ヤネル・アドレスに前記チヤネル・セツト・ビツ
トを付加して物理チヤネル・アドレスを生成する
手段と、前記物理チヤネル・アドレス中の前記チ
ヤネル・セツト・ビツトの部分により指定される
チヤネルからの入出力割込みのみを有効とする手
段とを有することを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8474482A JPS58203539A (ja) | 1982-05-21 | 1982-05-21 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8474482A JPS58203539A (ja) | 1982-05-21 | 1982-05-21 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58203539A JPS58203539A (ja) | 1983-11-28 |
| JPH0315777B2 true JPH0315777B2 (ja) | 1991-03-01 |
Family
ID=13839195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8474482A Granted JPS58203539A (ja) | 1982-05-21 | 1982-05-21 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58203539A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444451A (en) * | 1977-09-14 | 1979-04-07 | Fujitsu Ltd | Address extension system |
-
1982
- 1982-05-21 JP JP8474482A patent/JPS58203539A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444451A (en) * | 1977-09-14 | 1979-04-07 | Fujitsu Ltd | Address extension system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58203539A (ja) | 1983-11-28 |
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