JPH03149836A - 張り合わせ基板を用いた半導体装置の製造方法 - Google Patents
張り合わせ基板を用いた半導体装置の製造方法Info
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- JPH03149836A JPH03149836A JP28940489A JP28940489A JPH03149836A JP H03149836 A JPH03149836 A JP H03149836A JP 28940489 A JP28940489 A JP 28940489A JP 28940489 A JP28940489 A JP 28940489A JP H03149836 A JPH03149836 A JP H03149836A
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Landscapes
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- Element Separation (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は張り合わせ基板を用いた半導体装置の製造方法
に関し、特に、誘電体分離層を備えた半導体装置の製造
方法に関するものである。
に関し、特に、誘電体分離層を備えた半導体装置の製造
方法に関するものである。
従来から高耐圧素子の製造においては、耐圧が高く、寄
生容量も少なく、また活性領域の厚さも充分にとれるこ
とから、誘電体分離技術が用いられている。さらに近年
、ウェハー張り合わせ技術が開発されたことにより、高
精度かつ低コストの誘電体分ｊＩＩ集積＃ｉ路が製造可
能となった。
生容量も少なく、また活性領域の厚さも充分にとれるこ
とから、誘電体分離技術が用いられている。さらに近年
、ウェハー張り合わせ技術が開発されたことにより、高
精度かつ低コストの誘電体分ｊＩＩ集積＃ｉ路が製造可
能となった。
第３図を参照して、高耐圧縦型ＮＰＮ型バイポーラトラ
ンジスタの製造方法を説明する。第３図（ａ）に示すよ
うに、２枚のシリコン基板１、 ２− を用いる。基板
ｌは支持用基板であって、片面を鏡面研磨した後、酸化
膜１ａが形成されている。
ンジスタの製造方法を説明する。第３図（ａ）に示すよ
うに、２枚のシリコン基板１、 ２− を用いる。基板
ｌは支持用基板であって、片面を鏡面研磨した後、酸化
膜１ａが形成されている。
基板２は面方位（１００）のシリコン単結晶Ｎ型基板で
あり、裏面に番よＮ°型拡散層２ａが形成され、両面は
鏡面研磨した後酸化膜２ｂ、２ｃが形成されている。
あり、裏面に番よＮ°型拡散層２ａが形成され、両面は
鏡面研磨した後酸化膜２ｂ、２ｃが形成されている。
第３図（ｂ）には、基板ｌと基板２とを張り合わせた複
合基板を示す、各基板１．２は洗浄を十分に行い、１１
００°Ｃで２時間程度の熱処理を施すと容易に接着する
。接着後、研磨等を行なって基板の厚さを調節する。
合基板を示す、各基板１．２は洗浄を十分に行い、１１
００°Ｃで２時間程度の熱処理を施すと容易に接着する
。接着後、研磨等を行なって基板の厚さを調節する。
次に、表面の酸化膜２ｃにエッチング用の窓明けを行な
う、窓５は、エッチングによって溝の先端が酸化膜２ｂ
に到達するように、その幅が設定されている。第３図（
Ｃ）は、窓５により異方性エッチングが進行し、素子分
層用のＶ字形溝６が形成された状態を示す、異方性エッ
チングは、水酸化カリウム、プロパノール水溶液によっ
て行なわれ、溝が酸化膜２ｂに到達したときエッチング
を停止する。
う、窓５は、エッチングによって溝の先端が酸化膜２ｂ
に到達するように、その幅が設定されている。第３図（
Ｃ）は、窓５により異方性エッチングが進行し、素子分
層用のＶ字形溝６が形成された状態を示す、異方性エッ
チングは、水酸化カリウム、プロパノール水溶液によっ
て行なわれ、溝が酸化膜２ｂに到達したときエッチング
を停止する。
この溝６の内面上に酸化膜３ａが形成された後、ポリ
シリコン層７を被覆する（第３図（ｄ））。
シリコン層７を被覆する（第３図（ｄ））。
その後表面を研磨して第３図（ｅ）に示すように表面を
平坦化する。以上の工程により、基板上の溝６にのみ埋
設された誘電体たるポリシリコン分離層 フ ａが残り
、これにより周囲から誘電体分離された島領域１５が形
成される。次に第３図（ｆ）に示すように、コレクタ直
列抵抗を低減するため；この島すｌｉ１５の内にＮ０型
コレクタウォール拡散層８が他の素子領域より先に単独
で形成される。この拡散は、基板表面から深い領域にま
で到達させる必要があるため、−常１２００〜１２５０
°Ｃの高温で１−１０時間の熱処理を施す。
平坦化する。以上の工程により、基板上の溝６にのみ埋
設された誘電体たるポリシリコン分離層 フ ａが残り
、これにより周囲から誘電体分離された島領域１５が形
成される。次に第３図（ｆ）に示すように、コレクタ直
列抵抗を低減するため；この島すｌｉ１５の内にＮ０型
コレクタウォール拡散層８が他の素子領域より先に単独
で形成される。この拡散は、基板表面から深い領域にま
で到達させる必要があるため、−常１２００〜１２５０
°Ｃの高温で１−１０時間の熱処理を施す。
この後にＰ型ベース拡散層９．Ｎ０型エミッタ拡散層ｌ
Ｏを順次形成する。最後に電極１１，１２゜１３を形成
する。
Ｏを順次形成する。最後に電極１１，１２゜１３を形成
する。
上記ＮＰＮバイポーラトランジスタにおいては、高い算
値電圧を得るために高抵抗のコレクタ層１５ａをベース
層９の下方に厚くとる必要がある。
値電圧を得るために高抵抗のコレクタ層１５ａをベース
層９の下方に厚くとる必要がある。
しかし、このようにす番とコレクタの直列抵抗を却って
増加させるので、エミッタ・コレクタの飽和電圧が高く
なる。したがって高い降伏電圧を維持しながらコレクタ
の直列抵抗を低くするには、高濃度のコレクタウォール
拡散を深くまで行卒う必要がある。
増加させるので、エミッタ・コレクタの飽和電圧が高く
なる。したがって高い降伏電圧を維持しながらコレクタ
の直列抵抗を低くするには、高濃度のコレクタウォール
拡散を深くまで行卒う必要がある。
このような深い拡散をするには、高温かつ長時間の熱処
理を要するが、この熱処理により、例えば、Ｎ埋込層の
不純物元素が上方に拡散して高抵抗のコレクタ層１５ａ
の厚さを減少させ、耐圧が劣化したり、ポリシリコン分
離層７ａと半導体基板との熱膨張率の違いに起因する熱
歪により素子内の欠陥を発生させ、接合リークを生じさ
せたりする。
理を要するが、この熱処理により、例えば、Ｎ埋込層の
不純物元素が上方に拡散して高抵抗のコレクタ層１５ａ
の厚さを減少させ、耐圧が劣化したり、ポリシリコン分
離層７ａと半導体基板との熱膨張率の違いに起因する熱
歪により素子内の欠陥を発生させ、接合リークを生じさ
せたりする。
したがって、従来の製造方法によれば、降伏電圧と直列
抵抗とが相互に連動してしまい、高耐圧且つ低飽和−圧
の実現には二律背反的に自ずと限界があった。
抵抗とが相互に連動してしまい、高耐圧且つ低飽和−圧
の実現には二律背反的に自ずと限界があった。
そこで、本発明は、上記問題点を解決するものであり、
その課題は、高温長時間の熱処理を施さずに、深い領域
に不純物を直接拡散させることにより、高い降伏電圧と
低い直列抵抗を同時に実現できる張り会わせ基板を用い
た半導体装置の製造方法を従供することにある。
その課題は、高温長時間の熱処理を施さずに、深い領域
に不純物を直接拡散させることにより、高い降伏電圧と
低い直列抵抗を同時に実現できる張り会わせ基板を用い
た半導体装置の製造方法を従供することにある。
上記の課題を解決するために、張り合わせ界面の少なく
とも一部の領域に絶縁層を有する張り合わせ基板を用い
た半導体装置の製造方法において、本発明の講じた手段
は、その張り合わせに係る半導体基板の表面上に素子分
離用窓とこの窓よりも狭い幅の素子領域用窓とを備えた
エッチング用マスクを形成した後、異方性エッチングを
施して前記絶縁層に達する素子分離用溝とこの溝の深さ
に比べて浅い素子拡散用溝とを同時に形成し、該素子分
離用溝内に誘電体を埋設して誘電体分離層を設けてから
、該素子拡散用溝を介して不純物を半導体基板内の深い
領域に拡散させて、素子活性領域を形成するものである
。
とも一部の領域に絶縁層を有する張り合わせ基板を用い
た半導体装置の製造方法において、本発明の講じた手段
は、その張り合わせに係る半導体基板の表面上に素子分
離用窓とこの窓よりも狭い幅の素子領域用窓とを備えた
エッチング用マスクを形成した後、異方性エッチングを
施して前記絶縁層に達する素子分離用溝とこの溝の深さ
に比べて浅い素子拡散用溝とを同時に形成し、該素子分
離用溝内に誘電体を埋設して誘電体分離層を設けてから
、該素子拡散用溝を介して不純物を半導体基板内の深い
領域に拡散させて、素子活性領域を形成するものである
。
また、素子活性領域を形成する工程は、素子拡散用溝を
介して前記不純物を半導体基板内の深い。
介して前記不純物を半導体基板内の深い。
領域に拡散させた後、更に、−前記拡散用溝に同型不純
物を高濃度に含む物質を埋設し、しかる後この埋設物質
から不純物をさらにその周囲に拡散する。
物を高濃度に含む物質を埋設し、しかる後この埋設物質
から不純物をさらにその周囲に拡散する。
その埋設物質を埋設する工程としては、高濃度に不純物
を含む塗布物を塗布した後、この塗布物が前記素子拡散
用溝内にのみ残るまで平、坦化処理を施す。
を含む塗布物を塗布した後、この塗布物が前記素子拡散
用溝内にのみ残るまで平、坦化処理を施す。
張り合わせに係る半導体基板を第１の導電型とすれば、
前記不純物はこれと同型の第１導電型不純物である場合
や逆型の第２導電型不純物である場合もある。
前記不純物はこれと同型の第１導電型不純物である場合
や逆型の第２導電型不純物である場合もある。
上記の手段によれば、以下の作用が発揮される。
張り合わせ基板を用いているために、厚く均一性のよい
ＳＯＩ構造を簡単に形成でき、また異方性エッチングを
用いているために、エッチングマスクの窓幅を調節する
ことにより予め設定した深さの素子拡散用溝を容易に得
ることができるが、この素子拡散用溝は素子分離用溝と
同時に形成されるため、新たに素子拡散用溝を形成する
単独工程を別途付加する必要がない、更に、誘電体分離
層の形成によって、寄生容量が少なく高耐圧の分離領域
が得られることは勿論であるが、予め掘られた素子拡散
用溝を介して不純物を拡散させることにより、より低温
短時間の熱処理でも拡散深さは浅いながら基板深部に高
濃度の拡散領域が形成される。したがって、高温長時間
の熱拡散工程を排除できるので、他の素子領域の濃度・
規模に悪影響を及ぼさずに済み、それ故、コレクタ直列
抵抗の低減、高耐圧等の素子特性を独立に制御すること
ができる。
ＳＯＩ構造を簡単に形成でき、また異方性エッチングを
用いているために、エッチングマスクの窓幅を調節する
ことにより予め設定した深さの素子拡散用溝を容易に得
ることができるが、この素子拡散用溝は素子分離用溝と
同時に形成されるため、新たに素子拡散用溝を形成する
単独工程を別途付加する必要がない、更に、誘電体分離
層の形成によって、寄生容量が少なく高耐圧の分離領域
が得られることは勿論であるが、予め掘られた素子拡散
用溝を介して不純物を拡散させることにより、より低温
短時間の熱処理でも拡散深さは浅いながら基板深部に高
濃度の拡散領域が形成される。したがって、高温長時間
の熱拡散工程を排除できるので、他の素子領域の濃度・
規模に悪影響を及ぼさずに済み、それ故、コレクタ直列
抵抗の低減、高耐圧等の素子特性を独立に制御すること
ができる。
また、拡散用溝内に不純物を埋設した場合には、他の領
域形成のための熱処理工程中において、埋設された物質
が不純物供給源として拡散が並列的に進行し、さらに高
濃度の深い拡散層が形成されると共に、この埋設不純物
自体が電極形成の下地に利用される。
域形成のための熱処理工程中において、埋設された物質
が不純物供給源として拡散が並列的に進行し、さらに高
濃度の深い拡散層が形成されると共に、この埋設不純物
自体が電極形成の下地に利用される。
更に、塗布法による不純物理設によれば、素子拡散用溝
の埋め込みが容易である。
の埋め込みが容易である。
次に、本発明の実施例を添付図面に基づいて説明する。
第１図に本発明の実施例を示す、本実施例においても従
来と同様な張り合わせ基板が用いられ、その支持用基板
ｌは少なくとも片面が鏡面研磨され、その上に酸化膜１
ａが形成されている。一方、素子領域が形成されるべき
半導体基板２は、ＣＺ法によって得られたシリコン単結
晶基板であり、面方位（１００）、抵抗率１０〜２０Ω
１のものが用いられる。基板２は、その片面にアンチモ
ンを拡散して形成したシート抵抗が１０〜３０Ω／口で
、厚さ３〜５ａｍのＮ埋込層２ａと絶縁膜たる酸化膜２
ｂが形成されている。基板ｌと基板２は従来技術と同様
にして張り合わせ、半導体基板２を約２０ｐｍの厚さに
研磨した後、表面を厚さ０．５〜ｌｐｍの酸化膜２ｃで
被覆する。
来と同様な張り合わせ基板が用いられ、その支持用基板
ｌは少なくとも片面が鏡面研磨され、その上に酸化膜１
ａが形成されている。一方、素子領域が形成されるべき
半導体基板２は、ＣＺ法によって得られたシリコン単結
晶基板であり、面方位（１００）、抵抗率１０〜２０Ω
１のものが用いられる。基板２は、その片面にアンチモ
ンを拡散して形成したシート抵抗が１０〜３０Ω／口で
、厚さ３〜５ａｍのＮ埋込層２ａと絶縁膜たる酸化膜２
ｂが形成されている。基板ｌと基板２は従来技術と同様
にして張り合わせ、半導体基板２を約２０ｐｍの厚さに
研磨した後、表面を厚さ０．５〜ｌｐｍの酸化膜２ｃで
被覆する。
次に、フォトリソグラフィ一等により、酸化膜２ｃにエ
ッチング用の窓明けを行なう（第１図（ｂ））、このと
き、窓幅Ａとエッチング溝の深さＴとの関係式 ７− − ｔ ａ ｎθ リ チングによって形成されるＶ字型溝の深さＴとの関係を
示す、この実施例では、面方位（１００）のシリコン単
結晶基板を水酸化カリウム・プロパノール水溶液でエッ
チングし、エッチング溝の側面と水平面との角度θは約
５４．ブとした。
ッチング用の窓明けを行なう（第１図（ｂ））、このと
き、窓幅Ａとエッチング溝の深さＴとの関係式 ７− − ｔ ａ ｎθ リ チングによって形成されるＶ字型溝の深さＴとの関係を
示す、この実施例では、面方位（１００）のシリコン単
結晶基板を水酸化カリウム・プロパノール水溶液でエッ
チングし、エッチング溝の側面と水平面との角度θは約
５４．ブとした。
絶縁膜たる酸化膜２ｂは基板表面から約２０ａｍの深さ
にあるため、形成すべき素子分離用溝の先端が充分に酸
化膜２ｂまで達するように、素子分離窓５の幅は約４０
＃ｍとする。一方、素子領域用窓２０の幅は約５＃ｍと
する。
にあるため、形成すべき素子分離用溝の先端が充分に酸
化膜２ｂまで達するように、素子分離窓５の幅は約４０
＃ｍとする。一方、素子領域用窓２０の幅は約５＃ｍと
する。
エッチングは、素子分離用溝６が酸化膜２ｂに達するま
で施される。素子分離用溝６が酸化膜２ｂに達すると、
酸化１！２ｂ自体がエッチングストッパーとなる。素子
拡散用溝２１は、上式の関係によって深さが定まり、約
４．ｐｍの深さとなる。
で施される。素子分離用溝６が酸化膜２ｂに達すると、
酸化１！２ｂ自体がエッチングストッパーとなる。素子
拡散用溝２１は、上式の関係によって深さが定まり、約
４．ｐｍの深さとなる。
エッチングが終了し、両溝が形成された状態を第１図（
Ｃ）に示す。
Ｃ）に示す。
次に、溝６と溝２１の内面を酸化膜３ａで被覆し、その
上に誘電体分離のためのポリシリコン成長を行なう、そ
の後表面を研磨し、溝６．２１にのみポリシリコンを残
し、第１図（ｄ）に示すように、ポリシリコン分離層７
ａを形成する。このようにして、島（アイソレイション
）領域１６は周囲から完全に絶縁される。
上に誘電体分離のためのポリシリコン成長を行なう、そ
の後表面を研磨し、溝６．２１にのみポリシリコンを残
し、第１図（ｄ）に示すように、ポリシリコン分離層７
ａを形成する。このようにして、島（アイソレイション
）領域１６は周囲から完全に絶縁される。
次に、基板表面に再び酸化膜３ｂを被覆してその上に素
子拡散用溝２１の直上に窓明けした選択エッチング用マ
スク２２を形成した後、素子拡散用溝２１内のポリシリ
コンをエッチング除去し、再び満２１を開孔する（第１
図（ｅ））。
子拡散用溝２１の直上に窓明けした選択エッチング用マ
スク２２を形成した後、素子拡散用溝２１内のポリシリ
コンをエッチング除去し、再び満２１を開孔する（第１
図（ｅ））。
開孔した素子拡散用溝２１の内面からドナー不純物元業
をドープする。例えば、ＰＯＣｊ！、ソースによる拡散
によってリンを高濃度にドーピングし、溝内面周囲にＮ
ｏコレクタウォール拡散層２３を形成する（第１図（ｆ
））。
をドープする。例えば、ＰＯＣｊ！、ソースによる拡散
によってリンを高濃度にドーピングし、溝内面周囲にＮ
ｏコレクタウォール拡散層２３を形成する（第１図（ｆ
））。
−更に、第１図（ｇ）に示すように、リン又はアンチモ
ンを高濃度に含有した塗布剤を基板表面に塗布し、エッ
チングにより溝２１内にのみ塗布剤をし、これを溝埋込
層２４とする。
ンを高濃度に含有した塗布剤を基板表面に塗布し、エッ
チングにより溝２１内にのみ塗布剤をし、これを溝埋込
層２４とする。
この後、Ｐ型ベース拡散９を、Ｂイオン注入によりシー
ト祇抗１５０Ω／日程度、深さ３ａｍ程度になるように
施し、一次に、Ｎ°型エミッタ拡散ｌＯを、シート抵抗
３〜５Ω／口、−深さ２ａｍ程度に施す、最後に電極１
１，１２．１３を形成する。これらの拡散工程や電極形
成工程中にも溝埋込層２４を拡散源とするコレクタウォ
ール拡散が進行するので、最終的にはコレクタウォール
拡散層２３は、シート祇抗３０〜５０Ω／口、深さ６〜
Ｂ＃ｍになる。
ト祇抗１５０Ω／日程度、深さ３ａｍ程度になるように
施し、一次に、Ｎ°型エミッタ拡散ｌＯを、シート抵抗
３〜５Ω／口、−深さ２ａｍ程度に施す、最後に電極１
１，１２．１３を形成する。これらの拡散工程や電極形
成工程中にも溝埋込層２４を拡散源とするコレクタウォ
ール拡散が進行するので、最終的にはコレクタウォール
拡散層２３は、シート祇抗３０〜５０Ω／口、深さ６〜
Ｂ＃ｍになる。
このように、異方性エッチングによりエッチングマスク
の８幅を調節して、容易にエッチング溝の深さを設定す
ることができる。また、予め深さを設定した素子拡散用
溝２１を素子分離用溝６と同時並列的に形成するから、
素子拡散用溝２１のみを形成する単独工程が不要である
。さらに、この異方性エッチングのエッチング時間につ
いては、素子分離用溝６が絶縁層たる酸化膜２ｂに達す
るのに充分な時間を設定するだけでよく、素子拡散用溝
２Ｉの形成のためのみの時間設定は不要である。
の８幅を調節して、容易にエッチング溝の深さを設定す
ることができる。また、予め深さを設定した素子拡散用
溝２１を素子分離用溝６と同時並列的に形成するから、
素子拡散用溝２１のみを形成する単独工程が不要である
。さらに、この異方性エッチングのエッチング時間につ
いては、素子分離用溝６が絶縁層たる酸化膜２ｂに達す
るのに充分な時間を設定するだけでよく、素子拡散用溝
２Ｉの形成のためのみの時間設定は不要である。
また素子拡散用溝２１の内面から直接にリンを拡散する
ため、低温短時間で深い部位にコレクタウォール拡散領
域を形成できる。したがって高温長時間の熱処理が原因
となるＮｏ埋込１１２ａの上方拡散や熱板の熱歪が生じ
に（い。
ため、低温短時間で深い部位にコレクタウォール拡散領
域を形成できる。したがって高温長時間の熱処理が原因
となるＮｏ埋込１１２ａの上方拡散や熱板の熱歪が生じ
に（い。
その上、リン又はアンチモンを高濃度に含む塗布剤を塗
布することにより、Ｐ型ベース拡散層よびＮ型エミッタ
拡散等の熱処理中にも、溝埋込層２４を拡散源とする拡
散が好都合にも進むため、上記のコレクタウォール拡散
のみの熱処理時間をさらに短縮させることができる。
布することにより、Ｐ型ベース拡散層よびＮ型エミッタ
拡散等の熱処理中にも、溝埋込層２４を拡散源とする拡
散が好都合にも進むため、上記のコレクタウォール拡散
のみの熱処理時間をさらに短縮させることができる。
したがって、降伏電圧の低下その他の素子特性の悪化の
原因となる高温長時間の熱処理を行なわないので、降伏
電圧を高く維持することができ、同時に深いコレクタウ
ォールを形成できるので、コレクタ直列抵抗の低減を図
ることができる。
原因となる高温長時間の熱処理を行なわないので、降伏
電圧を高く維持することができ、同時に深いコレクタウ
ォールを形成できるので、コレクタ直列抵抗の低減を図
ることができる。
上記の実施例はＮＰＮバイポーラトランジスタのコレク
タウォール拡散層への適用例であるが、例えば複数の素
子拡散用溝を複数異なった深さに形成し、ベース拡散や
エミッタ拡散に利用してもよい、また、素子拡散用溝に
塗布剤を塗布するかわりに、高濃度Ｎ型ポリシリコンを
成長させてもよい。さらに本発明は、他のパワー素子、
例えばパワーＭＯＳ Ｆ ＥＴ等の製造に用いることも
できる。
タウォール拡散層への適用例であるが、例えば複数の素
子拡散用溝を複数異なった深さに形成し、ベース拡散や
エミッタ拡散に利用してもよい、また、素子拡散用溝に
塗布剤を塗布するかわりに、高濃度Ｎ型ポリシリコンを
成長させてもよい。さらに本発明は、他のパワー素子、
例えばパワーＭＯＳ Ｆ ＥＴ等の製造に用いることも
できる。
以上説明したように、本発明は、素子拡散用溝を異方性
エッチングにより素子分離用溝と同時に形成し、この素
子拡散用溝を介して不純物を拡散することに特徴を有す
るから、以下の効果を奏する。
エッチングにより素子分離用溝と同時に形成し、この素
子拡散用溝を介して不純物を拡散することに特徴を有す
るから、以下の効果を奏する。
■ 素子拡散用溝を介して不純物を拡散させることから
、拡散長を短くできるため、高濃度かつ深部拡散層を従
来よりも低温短時間の熱処理で形成できる。したがって
熱処理による高抵抗層への不純物拡散や熱歪による素子
特性の悪化を少なくすることができる。すなわち、熱処
理による悪影響を抑えながら基板表面側から深い領域に
高濃度領域を作り込むことができる。それ故、コレクタ
直列抵抗の低減や飽和電圧の低減を両立されることが可
能となる。
、拡散長を短くできるため、高濃度かつ深部拡散層を従
来よりも低温短時間の熱処理で形成できる。したがって
熱処理による高抵抗層への不純物拡散や熱歪による素子
特性の悪化を少なくすることができる。すなわち、熱処
理による悪影響を抑えながら基板表面側から深い領域に
高濃度領域を作り込むことができる。それ故、コレクタ
直列抵抗の低減や飽和電圧の低減を両立されることが可
能となる。
■ 素子拡散用溝は素子分離用溝の形成と同時に形成さ
れるため、素子拡散用溝を形成する工程を別途導入する
必要がないから、その分、工数の増加を抑制できる。
れるため、素子拡散用溝を形成する工程を別途導入する
必要がないから、その分、工数の増加を抑制できる。
■ 素子拡散用溝を介して不純物を拡散した後、素子拡
散用溝内に高濃度に不純物を含む物質を埋設した場合に
は、他の領域のための熱処理工程中にもこれが拡散源と
なってさらに高濃度で深い拡散層が形成されると共に、
埋設不純物自体が電極形成の下地となる。
散用溝内に高濃度に不純物を含む物質を埋設した場合に
は、他の領域のための熱処理工程中にもこれが拡散源と
なってさらに高濃度で深い拡散層が形成されると共に、
埋設不純物自体が電極形成の下地となる。
第１図（ａ）乃至（ｈ）は本発明に係る実施例による縦
型ＮＰＮバイポーラトランジスタの製造方法を示す断面
図である。 第２図（ａ）、（ｂ）は同実施例において用いる異方性
エッチングによる溝形状を示す断面図である。 第３図（ａ）７１＋至（ｆ）は従来の張り合わせ基板を
用いた縦型ＮＰＮバイポーラトランジスタの製造方法を
示す断面図である。 〔符号の説明〕 ｌ・・・支持用基板 ｌａ・・・酸化膜 ２・・・半導体基板 ２ａ・・・Ｎ埋込層 ２ｂ、２ｃ・・・酸化膜 ３ａ、３ｂ・・・酸化膜 ５・−・素子分離用窓 ６・・・素子分離用溝 ７・・・ポリシリコン層 ７ａ・・・ポリシリコン分離層 ８・・・Ｎ゜コレクタウォール拡散層 ９・・・ベース拡散層 １０−−・エミッタ拡散層 １１．１２．１３・・・電極 １５．１口−・・島領域 ２０−・・素子領域用窓 ２１・・・素子拡散用溝 ２２−・・選択エッチング用マスク ２３・・・Ｎ９コレクタウォール拡散層２ｃ酸化膜 、６ ご″″）：′ニー１□ 第 １ 図 （その１） （２２選択エッチング用マ、、、２１ 、７ａ、２．／
２３°″９′”−ＪｂｔｔｆＩ＆１ｍ第１図（その２） （′ｕ 第２図 １ ） Ｎ
１第 ３ 図 （その１》
型ＮＰＮバイポーラトランジスタの製造方法を示す断面
図である。 第２図（ａ）、（ｂ）は同実施例において用いる異方性
エッチングによる溝形状を示す断面図である。 第３図（ａ）７１＋至（ｆ）は従来の張り合わせ基板を
用いた縦型ＮＰＮバイポーラトランジスタの製造方法を
示す断面図である。 〔符号の説明〕 ｌ・・・支持用基板 ｌａ・・・酸化膜 ２・・・半導体基板 ２ａ・・・Ｎ埋込層 ２ｂ、２ｃ・・・酸化膜 ３ａ、３ｂ・・・酸化膜 ５・−・素子分離用窓 ６・・・素子分離用溝 ７・・・ポリシリコン層 ７ａ・・・ポリシリコン分離層 ８・・・Ｎ゜コレクタウォール拡散層 ９・・・ベース拡散層 １０−−・エミッタ拡散層 １１．１２．１３・・・電極 １５．１口−・・島領域 ２０−・・素子領域用窓 ２１・・・素子拡散用溝 ２２−・・選択エッチング用マスク ２３・・・Ｎ９コレクタウォール拡散層２ｃ酸化膜 、６ ご″″）：′ニー１□ 第 １ 図 （その１） （２２選択エッチング用マ、、、２１ 、７ａ、２．／
２３°″９′”−ＪｂｔｔｆＩ＆１ｍ第１図（その２） （′ｕ 第２図 １ ） Ｎ
１第 ３ 図 （その１》
Claims (5)
- （１）張り合わせ界面の少なくとも一部の領域に絶縁層
を有する張り合わせ基板を用いた半導体装置の製造方法
において、 その張り合わせに係る半導体基板の表面上に素子分離用
窓とこの窓よりも狭い幅の素子領域用窓とを備えたエッ
チング用マスクを形成する工程と、次に、異方性エッチ
ングを施して前記絶縁層に達する素子分離用溝とこの溝
の深さに比べて浅い素子拡散用溝とを同時に形成する工
程と、 該素子分離用溝内に誘電体を埋設して誘電体分離層を形
成する工程と、 該素子拡散用溝を介して不純物を半導体基板内の深い領
域に拡散させて、素子活性領域を形成する工程と、 を有することを特徴とする張り合わせ基板を用いた半導
体装置の製造方法。 - （２）前記素子活性領域を形成する工程は、前記素子拡
散用溝を介して前記不純物を半導体基板内の深い領域に
拡散させた後、更に、前記素子拡散用溝に同型不純物元
素を高濃度に含む物質を埋設し、しかる後、この埋設物
質から不純物元素を更にその周囲に拡散させることを特
徴とする請求項第１項に記載の張り合わせ基板を用いた
半導体装置の製造方法。 - （３）前記埋設物質を埋設する工程は、高濃度に不純物
を含む塗布物を塗布した後、この塗布物が前記素子拡散
用溝内にのみ残るまで平坦化処理を施すことを特徴とす
る請求項第２項に記載の張り合わせ基板を用いた半導体
装置の製造方法。 - （４）前記張り合わせに係る半導体基板は第１の導電型
であり、前記不純物は第１の導電型不純物であることを
特徴とする請求項第１項から第３項までのいずれか１項
に記載の張り合わせ基板を用いた半導体装置の製造方法
。 - （５）前記張り合わせに係る半導体基板は第１の導電型
であり、前記不純物は第２の導電型不純物であることを
特徴とする請求項第１項から第３項までのいずれか１項
に記載の張り合わせ基板を用いた半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28940489A JPH03149836A (ja) | 1989-11-07 | 1989-11-07 | 張り合わせ基板を用いた半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28940489A JPH03149836A (ja) | 1989-11-07 | 1989-11-07 | 張り合わせ基板を用いた半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03149836A true JPH03149836A (ja) | 1991-06-26 |
Family
ID=17742796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28940489A Pending JPH03149836A (ja) | 1989-11-07 | 1989-11-07 | 張り合わせ基板を用いた半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03149836A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993008596A1 (en) * | 1991-10-14 | 1993-04-29 | Nippondenso Co., Ltd. | Method for fabrication of semiconductor device |
-
1989
- 1989-11-07 JP JP28940489A patent/JPH03149836A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993008596A1 (en) * | 1991-10-14 | 1993-04-29 | Nippondenso Co., Ltd. | Method for fabrication of semiconductor device |
| US5480832A (en) * | 1991-10-14 | 1996-01-02 | Nippondenso Co., Ltd. | Method for fabrication of semiconductor device |
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