JPH03149812A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03149812A JPH03149812A JP28947989A JP28947989A JPH03149812A JP H03149812 A JPH03149812 A JP H03149812A JP 28947989 A JP28947989 A JP 28947989A JP 28947989 A JP28947989 A JP 28947989A JP H03149812 A JPH03149812 A JP H03149812A
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、Ｓｔからなる半導体装置の製造方法に関する
。
。
［従来の技術］
Ｓｉからなる半導体装置の微細化に伴ない、Ｓｉ中の不
純物再分布の抑制及び集積回路（ＬＳＩ）の高品質化を
目的に、ハロゲンランプ、フラッシエランプ、グラファ
イトヒータなどのインコヒーレント光源を用いて短時間
（１０°〜１０３秒）熱処理が行なわれる。Ｐまたはｎ
ｏ拡散Ｓｉでは、フリーキャリアによる光吸収により温
度上昇が激しい、また、Ｓ ｉ Ｏ＊膜は熱伝導率が８
１に比べて小さいため、Ｓｉ Ｏｗ上に形成されたｎｏ
またはＰ多結晶Ｓｔはウェーハの表面の温度上昇を招き
、Ｓｉ基板の深さ方向に温度差が生じる。このため、フ
リーキャリア濃度の高い配線層が、２層、３層と多層化
した後で、該インコヒーレント光を用いた短時間熱処理
を行なうと、昇温時にＳｉ基板表面のみが温度上昇し、
熱ストレスが生じ、Ｓ、五基板（ウェーハ）が反る。こ
のため、該熱処理の後工程で、バターニング露光する時
、）シユクアウィメット精度ヵ、落ちう、ｉた。配線層
が４層、５層になるとウェーハが変形、カセットに入ら
ない、スピンコード時にバキュームチャックが出来ない
という不具合が発生する。
純物再分布の抑制及び集積回路（ＬＳＩ）の高品質化を
目的に、ハロゲンランプ、フラッシエランプ、グラファ
イトヒータなどのインコヒーレント光源を用いて短時間
（１０°〜１０３秒）熱処理が行なわれる。Ｐまたはｎ
ｏ拡散Ｓｉでは、フリーキャリアによる光吸収により温
度上昇が激しい、また、Ｓ ｉ Ｏ＊膜は熱伝導率が８
１に比べて小さいため、Ｓｉ Ｏｗ上に形成されたｎｏ
またはＰ多結晶Ｓｔはウェーハの表面の温度上昇を招き
、Ｓｉ基板の深さ方向に温度差が生じる。このため、フ
リーキャリア濃度の高い配線層が、２層、３層と多層化
した後で、該インコヒーレント光を用いた短時間熱処理
を行なうと、昇温時にＳｉ基板表面のみが温度上昇し、
熱ストレスが生じ、Ｓ、五基板（ウェーハ）が反る。こ
のため、該熱処理の後工程で、バターニング露光する時
、）シユクアウィメット精度ヵ、落ちう、ｉた。配線層
が４層、５層になるとウェーハが変形、カセットに入ら
ない、スピンコード時にバキュームチャックが出来ない
という不具合が発生する。
【発明が解決しようとする課題ｌ かかる従
来の不具合を回避し、ウェーへの反りを無くシ、該熱処
理の後工程が円滑に処理できるようにし、多層配線構造
を持つＬＳＩの製造を可能にしたのが本発明の目的であ
る。
来の不具合を回避し、ウェーへの反りを無くシ、該熱処
理の後工程が円滑に処理できるようにし、多層配線構造
を持つＬＳＩの製造を可能にしたのが本発明の目的であ
る。
【課題を解決するための手段１
本発明では、該インコヒーレント光熱処理を行なう以前
に、Ｓｉ基板裏面にｎ０またはＰ０拡散層を形成する。
に、Ｓｉ基板裏面にｎ０またはＰ０拡散層を形成する。
また。Ｓｉ基板裏面には熱伝導率の小さいＳ ｉ Ｏｍ
を形成し、該Ｓ ｉ Ｏｍ上にｎ０またはＰｏ拡散層を
形成する。
を形成し、該Ｓ ｉ Ｏｍ上にｎ０またはＰｏ拡散層を
形成する。
１作 用１
本発明によれば、該インコヒーレント光熱処理を行なう
時、ウエー八表面と裏面は同じように温度上昇する。ウ
エー八表面と裏面に温度差が発生しないため、ウェーへ
の反りが発生しない、ウエー八裏面の構造は、ウェーハ
表面と同一構造、同一バターニングの場合、最も反りを
少なくすることができる。しかしながら、バターニング
無しで裏面にｎ６またはＰｏ拡散層を形成するだけでも
、ウェーハの反りは著しく減少し、熱処理の後工程にお
けるアライメント精度も向上する。
時、ウエー八表面と裏面は同じように温度上昇する。ウ
エー八表面と裏面に温度差が発生しないため、ウェーへ
の反りが発生しない、ウエー八裏面の構造は、ウェーハ
表面と同一構造、同一バターニングの場合、最も反りを
少なくすることができる。しかしながら、バターニング
無しで裏面にｎ６またはＰｏ拡散層を形成するだけでも
、ウェーハの反りは著しく減少し、熱処理の後工程にお
けるアライメント精度も向上する。
１実 施 例１
以下実施例を用いて説明する。
第１図は、本発明による半導体装置の製造方法を示す断
面図である。第１図では、ミラーフに囲まれたランプ炉
内で、インコヒーレント光源８からの光をＳｉ基板１が
吸収している。表面の活成領域には、絶縁膜及び伝導層
がバターニングされているが、第１図では簡略して、Ｓ
ｉＯ−層２及びｎ０多結晶Ｓｉ層３が形成され、ｎ０多
結晶シリコンのグレインを成長する場合の熱処理を示し
た。本発明は、第ｔｔｇに限らず、１層目、２層目、＝
−，ｎ層目の配線形成後、及び、各々の層間絶縁膜形成
後の熱処理、層閘ホール形成後の熱処理に右いても有効
である。本発明では、Ｓ五基板裏面にも、ＳｉＯｓ膜４
及びｎ０拡散多結晶Ｓｔ５が形成しである。裏面のＳ
ｉ Ｏｓ ４． ｎ”多結晶Ｓｉ５は、ウェーハプロセ
スの最初に形成しても良いし、あるいは、表面のＳ ｉ
Ｏ５層２とｎ０多結晶Ｓｉ３と同時に形成することも
できる。裏面のｎ０多結晶Ｓｉ５の形成は、インコヒー
レント光ＩＩ８による短時間熱処理の前であれば、いず
れの工程で作成しても良い、Ｓｉ基板には、層間絶縁膜
で分離した配線層が形成された後、インコヒーレント光
で短時間熱処理を行なうとき、本発明では、Ｓ五基板表
面のみならず裏面においても、フリーキャリアによる光
吸収が生じ、Ｓｉ基板表面と裏面での温度差が減少する
。またＳｉの熱伝導率は大きく、Ｓｔ基板バルク中の温
度差は無視できる。
面図である。第１図では、ミラーフに囲まれたランプ炉
内で、インコヒーレント光源８からの光をＳｉ基板１が
吸収している。表面の活成領域には、絶縁膜及び伝導層
がバターニングされているが、第１図では簡略して、Ｓ
ｉＯ−層２及びｎ０多結晶Ｓｉ層３が形成され、ｎ０多
結晶シリコンのグレインを成長する場合の熱処理を示し
た。本発明は、第ｔｔｇに限らず、１層目、２層目、＝
−，ｎ層目の配線形成後、及び、各々の層間絶縁膜形成
後の熱処理、層閘ホール形成後の熱処理に右いても有効
である。本発明では、Ｓ五基板裏面にも、ＳｉＯｓ膜４
及びｎ０拡散多結晶Ｓｔ５が形成しである。裏面のＳ
ｉ Ｏｓ ４． ｎ”多結晶Ｓｉ５は、ウェーハプロセ
スの最初に形成しても良いし、あるいは、表面のＳ ｉ
Ｏ５層２とｎ０多結晶Ｓｉ３と同時に形成することも
できる。裏面のｎ０多結晶Ｓｉ５の形成は、インコヒー
レント光ＩＩ８による短時間熱処理の前であれば、いず
れの工程で作成しても良い、Ｓｉ基板には、層間絶縁膜
で分離した配線層が形成された後、インコヒーレント光
で短時間熱処理を行なうとき、本発明では、Ｓ五基板表
面のみならず裏面においても、フリーキャリアによる光
吸収が生じ、Ｓｉ基板表面と裏面での温度差が減少する
。またＳｉの熱伝導率は大きく、Ｓｔ基板バルク中の温
度差は無視できる。
【発明の効果１
このため、本発明番こよる半導体装置の製造方法によれ
ば、多層配線構造を持つ微細デバイスから成るＬＳＩの
インコヒーレント光を用いた短時間熱処理がウェーハの
反りを生じずに可能にする。
ば、多層配線構造を持つ微細デバイスから成るＬＳＩの
インコヒーレント光を用いた短時間熱処理がウェーハの
反りを生じずに可能にする。
従って、該熱処理の後工程が円滑に処理でき、多層配線
構造を持つＬＳＩの製造が可能になる。
構造を持つＬＳＩの製造が可能になる。
第１図は本発明による半導体装置の製造方法を示す図。
ｌ・・・Ｓｔ基板
２・・・３ ｉ ０ ＊
３・・・ｎ１１多結晶Ｓｉ
４・−・３ ｉ ０ ＊
５・・・ｎ０多結晶Ｓｔ
７・・・ミラー
８・・・ランプ光源
以上
Claims (2)
- （１）可視光または赤外光を含むインコヒーレント光を
用いて１０＾０〜１０＾２秒の短時間熱処理するＳｉか
らなる半導体装置の製造方法において、活性層を形成す
るＳｉ基板表面にｎ＾＋またはＰ＾＋拡散層が存在する
場合、Ｓｉ基板裏面にもｎ＾＋またはＰ＾＋拡散層を形
成した後、該インコヒーレント光により短時間熱処理を
行なうことを特徴とする半導体装置の製造方法。 - （２）Ｓｉ基板の裏面には、ＳｉＯ＿２膜が形成され、
該ＳｉＯ＿２膜上にはｎ＾＋またはＰ＾＋拡散Ｓｉ層を
形成した後、該インコヒーレント光により短時間熱処理
を行なうことを特徴とする請求項１記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28947989A JPH03149812A (ja) | 1989-11-07 | 1989-11-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28947989A JPH03149812A (ja) | 1989-11-07 | 1989-11-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03149812A true JPH03149812A (ja) | 1991-06-26 |
Family
ID=17743809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28947989A Pending JPH03149812A (ja) | 1989-11-07 | 1989-11-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03149812A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004063863A (ja) * | 2002-07-30 | 2004-02-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1989
- 1989-11-07 JP JP28947989A patent/JPH03149812A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004063863A (ja) * | 2002-07-30 | 2004-02-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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