JPH03113982A - Ｐａｌ方式テレビジョン同期信号発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は信号発生技術に関し、詳細には一方の信号の周
波数が他方の信号周波数の整数倍でない、互いに所定関
係にあるＰＡＬ方式テレビジョン同期信号発生装置に関
するものである。

従来の技術 デジタルＶＴＲ等の再生処理回路において、テレビジョ
ン放送用の信号であるカラーバースト及び垂直、水平同
期信号を含むコンポジット映像信号を生成する場合、Ｖ
ＴＲにおける記録再生は、同期信号、バースト信号等の
同期信号を取り除いた状態で行われるので、それらのデ
ータを挿入す鴎ことが必要である。コンポジット映像信
号をカラーサブキャリア周波数の整数倍のサンプリング
周波数で符号化して記録するデジタルＶＴＲにおいては
、例えばＮＴＳＣ方式のカラ−テレビジ１ン方式につい
ては、カラーサブキャリアと水平同期信号の画周波数の
比が４５５：　２の関係であるため、これらの位相関係
を維持しながら同期信号。

バースト信号等のデータを発生することは比較的容易で
ある。℃かし°ながらＰＡＬ方式のコンポジット映像信
号においては、水平周波数Ｆｈとカラーサブキャリア周
波数Ｆｓｃとの間の関係がＦｓｃ＝（１１３５／４）Ｆ
ｈ＋２５　　　　　”ｉｆ）で表されるように、かなり
複雑となる。従って、カラーサブキャリア周波数の整数
倍のサンプリング周波数で水平同期信号を生成する方法
は、非常に複雑な回路技術を必要としていた。例えば、
デジタル的な周波数変調器を使用してサブキャリア周波
数の整数倍の周波数から水平周波数を発生する方法（特
開昭６０−２３８３７０号公報）や、サブキャリア周波
数に関係するサンプリングのクロックをカウントして２
５１２の位相情報を作成する第１のカウンタと、サンプ
リングクロ・ツクをカウントし１水平期間の一定位置で
一定カウント値を得るような第２のカウンタ回路とを備
えて、第１のカウンタからの位相情報と第２のカウンタ
回路のカウント値とにより一定波形を記憶したＲＯＭ（
リード・オンリ・メモリ）を読み出して同期信号及び水
平周波数に依存する各種データを生成する方法（特開昭
６２−７７７９３号公報）等がある。

発明が解決しようとする課題 上記従来例の詳細な説明はそれぞれの公報の明細書に明
記しであるので省略するが、前者の方法は、周波数変調
を行う部分に乗算器を必要とし、完全なデジタルデータ
の形で同期信号を発生しようとすれば回路規模が太き（
なり、実現が困難となる。また、後者の方法は％２ＦＩ
Ｚの位相情報を作成するカウンタのビット数が制限され
るため、サンプリング位相に対する水平同期信号データ
の位相が不連続となり位相ずれを生じるが、アナログ信
号に変換した際の位相ずれは微少であるためほとんど問
題乏はな“らない。しかし、アナログデータでのダビン
グを繰り返した場合や、完全なデジタルデータで他の機
器とのインターフェイスをとる場合には、同期信号デー
タの下位ビットの僅かな誤差によっても正確な情報伝達
が不可能となる。また、ＰＡＬ方式でのカラーサブキャ
リアと同期信号の関係は８フイールド・シーケンスであ
り、クロックにサブキャリアの４倍の周波数を使用して
も、同期信号とクロックの関係は２フイールド毎にしか
一致しない。従って、２５］１２の位相情報を正確に表
現したとしても、水平同期信号と垂直同期信号の複合同
期信号をＲＯＭで発生しようとすれば、２フイ一ルド分
の同期信号を記憶することが必要で膨大な容量のＲＯＭ
が必要であった。

本発明は上記従来の問題点を解決するもので、１データ
当りのビット数の多い高品位な映像信号を扱うデジタル
ＶＴＲにおいても同期信号データを下位ビットまで正確
に発生することができ、かつ、少ないＲ，ＯＭ容量で実
現できるＰＡＬ方式テレビジジン同期信号発生装置を提
供することを目的とする。

課題を解決するための手段 この目的を達成するために本発明のＰＡＬ方式テレビジ
ョン同期信号発生装置は、ＦＡＴ、方式テレビジョン信
号のカラーサブキャリア周波数の整数倍のクロッ夛を計
数し、映像信号の水平位置を前記クロック周期を単位と
して表現する第１のアドレスと、前記第１のアドレスの
先頭番地の位置と前記映像信号の１周期の先端位置のク
ロック周期未満の位相ずれを表現する第２のアドレスと
、前記第１のアドレスより生成された水平周波数の２倍
の周波数のパルスをもとに映像信号の垂直位置を表現す
る第３のアドレスとを作成する計数手段と、 同期信号の変化エツジを水平位置により分類し、各々に
対応したエツジ番号を前記第１のアドレスと前記第３の
アドレスとのデコード値により発生するエツジ番号発生
手段と、 前記エツジ番号が立ち上がりエツジを示すものと立ち下
がりエツジを示す部分で前記第１．第２のアドレスのビ
ット反転・非反転を切り換えるアドレス反転手段と、 前記エツジ番号に対応した第１．第２のデータを発生し
、かつ、前記アドレス反転手段で反転制御された第２の
アドレスに前記第１のデータを加算し、オーバーフロー
した際には加算結果をオーバーフローしなかった際には
前記第２のデータを加算した結果を第１のメモリアドレ
スとして出力する第１のメモリアドレス発生手段と、前
記エツジ番号に対応した第３のデータを発生し、前記ア
ドレス反転手段で反転制御された第１のアドレスに前記
第３のデータと前記第１のメモリアドレス発生手段のオ
ーバーフローをキャリー入力として加算し、第２のメモ
リアドレスとして出力する第２のメモリアドレス発生手
段と、前記第１〜第３のアドレスのデコード値により前
記同期信号の変化エツジ発生位置で一定幅のパルスを発
生するパルス発生手段と、 前記第１〜第３のアドレスのデコード値により前記同期
信号が最大値で安定する部分で最大値データを、最小値
で安定する部分で最小値データを発生する固定データ発
生手段と、 前記同期信号の立ち上がり変化エツジの１クロック周期
毎の変化の様子を前記第２のメモリアドレスに従って記
憶し、前記変化エツジとクロックの位相を変化させた場
合の変化の様子を前記第１のメモリアドレスに従って記
憶したＲＯＭを、前記第１．第２のメモリアドレスによ
り読み出すエツジデータ発生手段と、 前記固定データ発生手段と前記エツジデータ発生手段の
各データを前記パルス発生手段からのパルスで切り換え
て同期信号データとして出力するデータ切換手段とを備
えて成る。

作用 上記の構成により、本発明の同期信号発生装置は、エツ
ジ番号発生手段により発生したエツジ番号に従って、 （１）計数手段からの第１．第３のアドレスに基づいて
、パルス発生信号により同期信号の変化エツジ位置に対
応したパルスを発生し、そのパルスによりエツジデータ
発生手段のＲＯＭのデータを読み出す。

（２）変化エツジ位置以外の部分では、固定データ発生
手段の出力データを用いる。

（３）計数手段第２のアドレスにより、フレーム同期信
号（２５［１２）のオフセットに応じた位相制御を行う
。

（４）同期信号の立上り、立下りエツジに対応するデー
タは、アドレス反転手段によりアドレスを反転して、Ｒ
ＯＭの読み出し順序を逆にすることによって得る。

（５）同期信号の発生位置は、第１．第２のメモリアド
レス発生手段で加算する第１〜第３のデータを適当な値
に設定することにより制御する。

以上の操作によって、小容量のＲＯＭで、同期信号デー
タを発生できると共に、誤差のない正確な同期信号デー
タとすることができる。

実施例 以下、本発明のＰＡＬ方式テレビジョン同期信号発生装
置の一実施例について、図面を参照しながら説明する。

第１図は、本発明の一実施例におけるＰＡＬ方式テレビ
ジョン同期信号発生装置のブロック図を示すものである
。

第１図において、１はクロック発生回路、２は水平カウ
ンタ、３はクロック位相カウンタ、４は垂直カウンタ、
５はエツジ番号発生回路、８は反転パルス作成回路、７
，８はアドレス反転回路、９．１０．１４はデータ発生
回路、１１，１３゜１５は加算器、１２．２５はデータ
セレクタ、１６はリード・オンリ・メモリ（ＲＯＭ）、
１７はエツジパルス発生回路、１８はセレクタ、１９゜
２３はフリップ・フロップ、２０はＸＯＲゲート、２１
はスイッチ、２２はパルス発生回路、２４は固定データ
発生回路である。

クロック発生回路１は、例えばカラーサブキャリア周波
数の４倍の周波数のクロックＧＫを発生する。ここで、
１水平期間の時間Ｈを Ｈ＝１／Ｆｈ　　　　　　　　　　　　　　・・・（２
）クロックＣＫの１クロックの周期Ｔを Ｔ＝１／４Ｆｓｃ　　　　　　　　　　　　・・・（３
）とし、さらに、ＰＡＬ方式映像信号のフレーム周波数
２５Ｈｚが１／８２５Ｈに相当することから、１／６２
５Ｈ＝２５　　　　　　　　　　・・・（４）が与えら
れるので、（２）〜（４）式と前記（１）式より１水平
期間Ｈのクロック数は次式で与えられる。

Ｈ＝（１１３５＋４／６２５）Ｔ　　　　　　・・・（
５）従って、単純にクロックＧＫをカウントするだけで
は４／６２５の端数があるため正確なＩＨ区間での位置
を表現することは不可能である。

そこで、水平カウンタ２でクロックＧＫをカウントし、
０〜１１３５までのクロック幅間隔の位置を示す第１の
アドレスＡＤＲ１を発生し、さらに、クロック位相カウ
ンタ３で１クロック内のサンプリング位置の位相をカウ
ントし、第２のアドレスＡＤＲ２を発生する。これに関
する詳細な説明は本出願人の出願による特願昭１３３−
２８９２９８号に開示されているので、ここでは省略す
る。

また、垂直カウンタ４は同期信号の垂直位置を決定する
もので、ＰＡＬ方式映像信号のフィールド周期Ｖが、 Ｖ＝（Ｅ３２５／２　））ｌ　　　　　　　　　　　　
　−ＡＣ３）で示されることから、水平カウンタ２から
の周波数がほぼ２ＦｈのパルスＨ／２をカウントする毎
に前記垂直位置に対応する第３のアドレスＡＤＲ３を発
生する。

第１図において、データセレクタ２５から出力されるデ
ータＤｏが最終の同期信号データである。

データＤｏに対するアドレスＡＤＲ１〜３の出力タイミ
ング図を第２図に示す。なお、以下のタイミング図にお
いて、第２図と同一部分、同一信号には同じ番号及び符
号を付し、重複説明を省略する。

第２図において、データＤＯはその数値の大きさをアナ
ログ的に表現した波形で示す。クリアパルスＣＬは、例
えば奇数フィールドの第１ラインの先頭で入力される水
平位相及び垂直位相を決めるためのものである。例えば
、前記奇数フィールドの第１ラインの先頭における水平
同期信号の立ち下がり位相とクロックＧＫの位相を０と
すれば、第２．第３．第４．　−・・のラインの先頭に
おける水平同期信号とクロックＣＫの位相は序々にずれ
る。

クロック位相カウンタ３は、この位相ずれをカウントす
るものである。第１図の例では、クロック位相カウンタ
３は１クロック周期Ｔの１／８２５を単位として分割し
、水平同期信号の立ち下がり位相とクロックＣＫの立ち
上がり位相を０〜６２４の数字で表現している。

第３図に第２図の水平同期信号の立ち下がり付近におけ
るアドレスＡＤＲＩ、ＡＤＲ２，クロックＣＫの奇数フ
ィールドの第１〜第２ラインでの拡大図を示す。

奇数フィールドの第１ラインの先頭のクロックの立ち上
がりを０とし、１水平期間での位置をクロック周期Ｔを
単位で表せば、（５）式より第２ラインでのクロック位
相は第１ラインに対して（［Ｅ２１／８２５）Ｔ遅れる
（あるいは（４／Ｇ２５）Ｔ早くなる）。

ここでＡＤＲ１＝　ｌ、ＡＤＲ２＝ｍとすれば、クロッ
クの立ち上がりの水平位相Ｐ■は立ち上がり後のＬ　　
ｍで、 ＰＨ＝（１＋ｍ／Ｇ２５）Ｔ　　　　　　　　　　　”
・（７）で表される。水平位相のマイナス（−）表現は
無いものとすれば、第２ラインにおいてＡＤＲ１＝０と
なるのは第１ラインに対して（Ｇ２１／ｌ１ｉ２５）Ｔ
遅れた位相であり、このときＡＤＲ２＝Ｅ３２１となる
。

同様に、第３ラインにおいてはクロック位相はさらに（
４／Ｇ２５）Ｔ早くなるので、ＡＤＲ２＝ｆ３１７とな
る。１水平期間に対するクロック位相はアドレスＡＤＲ
Ｉ及びＡＤＲ２で表現できるので、これらをもとに水平
同期信号データを発生することができる。

垂直同期信号のデータの発生は、水平カウンタ２で発生
した第１のアドレスＡＤＲＩをデコードして作成した周
波数２Ｆｈを、垂直カウンタ４でカウントし、垂直同期
信号の発生タイミングを得る。

第２図のタイミング例では、カウンタ４で発生する垂直
アドレスＡＤＲ３はパルスＣＬでリセットされ、０〜６
２４の数値を巡回する。本実施例では、垂直カウンタ４
のクリアパルスとして水平カウンタ２のクリアパルスＣ
Ｌと同じものを使用しているが、垂直カウンタ４のリセ
ットパルスを独立に設け、垂直同期信号の位相を独立に
制御することも可能である。

エツジ番号発生回路５は、前記水平アドレスＡＤＲＩ及
び垂直アドレスＡＤＲ３より同期信号中に発生する変化
エツジを１水平期間での発生位置で分類し、それぞれに
適当な番号を割当て、発生する同期信号の変化エツジに
従ったエツジ番号ＥＧＮを発生する。番号ＥＧＮは、例
えば水平同期信号の立ち下がりエツジ部で０．立ち上が
りで１゜等化パルスの１水平期間の中心で発生する立ち
下がりで４．立ち上がりで２．それ以外の等化パルスの
立ち下がりエツジ部は水平同期信号と同じ位置であるの
で０．立ち上がりエツジ部は３を出力する。垂直同期信
号部分については１水平期間での第１の立ち下がり水平
同期信号と同位置であるのでＯ１立ち上がりを５．第２
の立ち下がりも等化パルスの立ち下がりと同位置で４．
立ち上がりは６にする。これらの番号は３ビツトのデー
タで表わされる。同期信号の詳細なタイミングについて
は、　ｒｃｃＩＲレポート　８２４−３Ｊに規定されて
いるので説明は省略する。同期信号の変化エツジは発生
する水平位置で分類して上記した番号０〜６までの７種
類の位置しか発生しない。映像部分の同期信号は水平同
期信号であるので番号Ｏと１の繰り返しとなる。

第４図及び第５図は、番号ＥＧＮの出力タイミング図で
ある。等化パルスの存在する部分及び垂直同期信号の存
在する部分については、垂直アドレスＡＤＲ３より、第
４図及び第５図に示すような垂直同期信号区間パルスＶ
Ｐ及び等化パルス発生区間を示すパルスＶＤを作成し、
ｖＰの発生区間では１水平周期で０．　５．　４．　８
を繰り返すパターンを、その他のＶＤ発生区間では０．
　２．　４゜３の繰り返しパターンを発生するように構
成する。

エツジパルス発生回路１７は、ＥＧＮ＝Ｏ〜６に相当す
る各変化エツジの位置で一定幅のパルスＰＯ−Ｐ８を発
生し、セレクタ１８で前記パルスＰＯ−Ｐ６をデータＥ
ＧＮに従って切り換えてパルスＰＡを出力する。

第６図及び第７図は、パルスＰＯ−Ｐ８及びパルスＰＡ
の同期信号Ｄｏに対する出力タイミング図である。パル
スＰＯ−Ｐ８のタイミングは、水平アドレスＡＤＲ１を
デコードして発生できる。

セレクタ１８は、例えば第８図の回路図で表わされる。

第８図において、デコーダ５０はデータＥＧＮをデコー
ドして各番号のときにＨとなる（例えば、ＥＧＮ＝０の
とき５Ｏ＝Ｈとなる。）ようにセレクト信号ＳＯ〜Ｓ６
を発生し、ＡＮＤゲート５１〜５７．ＯＲゲート５８に
よりパルスＰＯ〜Ｐ６を番号ＥＧＮに従って切り換える
。フリップ・フロップ５９は、切り換えによって生じた
グリッジを除去するためのものである。

第９図は、セレクタ１７の他の実施例である。

第９図の回路では、垂直同期信号区間で出力するパルス
ＰＯ，Ｐ４．　　Ｐ５．　　Ｐ６、等化パルス発生区間
で出力するパルスＰＯ，Ｐ２．　　Ｐ３．　　Ｐ４、水
平同期信号の変化エツジ区間を示すパルスＰＯ１Ｐ１を
各々ＯＲゲート６６〜６８で論理和をとり、第４図及び
第５図で説明したパルスＶＰ、ＶＤにより、その論理和
出力を切り換える。インバータｅｏ、ｅｉ、ＡＮＤゲー
ト６２でパルスｖｐ、ｖＤより同期信号の形態を示すＶ
ｌ、Ｖ２．Ｖ３を発生し、ＯＲゲート６６〜６８の論理
和出力をＡＮＤゲート６３〜６５、ＯＲゲート６９で切
り換えている。フリップ・フロップ７０は、第８図のフ
リップφフロップ５９と同様に、切り換えによって生じ
たグリッジを除去してパルスＰＡを出力するためのもの
である。

第１０図は、第１図におけるエツジ番号ＥＧＮ。

反転パルスＩＮＶ１　セレーシ日ンバルスｖｓｐ１エツ
ジデータ切換パルスＰＳ１　固定データ切換パルスＸＮ
、　　固定データＤＡＴＡ２、同期信号データＤｏのタ
イミング関係を示すタイミング図である。以下、そのタ
イミング及びデータの発生方法について、図面を参照し
ながら説明する。

反転パルス作成回路６は、出力データＤｏの変化エツジ
が立ち上がりエツジであるか、立ち下がりエツジである
かを決定するパルスＩＮＶを作成する。例えば、同期信
号データＤＯの立ち上がり変化点でＬｌ　　立ち下がり
変化点でＨとなるようなパルスを作成する。パルスＩＮ
Ｖの作成方法としては、例えば３入力の簡単なデコード
回路で構成し、エツジ番号ＥＧＮの３ビツトデータを入
力し、ＥＧＮ＝０，４でＨｌ　その他でＬをパルスＩＮ
ｖとして出力するように構成する。ＸＯＲゲート７゜８
は、クロック位相を示すＡ　Ｄ　Ｒ２、クロックの水平
位置を示すＡＤＲｌの各ビットを反転パルスＩＮＶで反
転する。データ発生回路９．データ発生回路１０．デー
タ発生回路１４．データセレクタ１２及び加算器１１，
１３．１５は、前記反転パルスＩＮＶで反転されたＡＤ
Ｒ２，ＡＤＲＩよりＲＯＭ１８のアドレスＨＡＤ及びＬ
ＡＤを作成するものである。

ＲＯＭ１６は、例えば同期信号の変化エツジを時系列的
に記憶したもので、例えば第１１図に示すように立ち上
がりエツジの変化の様子をＨＡＤの０〜７の間に記憶し
たものである。変化エツジは８クロック区間のデータで
表現されるものとし、ＲＯＭ１８の出力ＤＡＴＡ　１の
最大値データをＤｍａｘｌ　　最小値データをＤｍｌｎ
とする。また、Ｄ　Ａ　Ｔ　Ａ　１　＝　（Ｄｍａｘ−
Ｄｍｉｎ）　／　２になるＲＯＭ１ＢのアドレスをＨＡ
Ｄ＝４．ＬＡＤ＝Ｏとする。アドレスＨＡＤは１クロッ
ク単位の時刻を表し、アドレスＬＡＤはさらに１クロツ
タ周期を１／６２５した時間を単位としてさらに細かな
時刻を表している。すなわち、第１１図のアドレスＨＡ
Ｄ、ＬＡＤに対するＲＯＭデータ出力ＤＡＴＡ　１にお
いて、立ち上がりエツジの中心をＨＡＤ＝４・、ＬＡＤ
＝Ｏで表し、例えば中心の時刻より１クロック後のデー
タの値がＨＡＤ＝５゜ＬＡＤ＝Ｏ１（１＋１０／８２５
）クロック後の変化エツジのデータがＨＡＤ＝５．ＬＡ
Ｄ＝１０のアドレスに記憶されているものとする。

変化エツジが８クロック区間で完結する場合ＨＡＤは３
ビツトで表され、このときＸＯＲゲート８に入力するＡ
ＤＲＩは下位３ビツトでよい。ＸＯＲゲート７に入力す
るＡＤＲ２は１０ビツトをそのまま入力する。例えばＥ
ＧＮ＝Ｏで表される立ち下がりエツジを出力したい場合
、第２図における第１フイールドの垂直同期信号の一番
初め（ＡＤＲ２＝４）の立ち下がりエツジのデータがＲ
ＯＭアドレス（ＨＡＤ、ＬＡＤ）＝（７，０）、（ＬＯ
）。

（５，０）、　　（４，０）、　　（３，０）、　　（
２，０）、　　（１，０）、　　（０，０）に対応する
８つのデータであり、そのときのＡＤＲＩの下位３ビツ
トの値が０．　１．　２．　３．　４．　５゜Ｅ３．　
７であったとすれば、ＡＤＲＩの下位３ビツト及びＡＤ
Ｒ２からＨＡＤ、ＬＡＤを作成するには第１２図（ａ）
に示すような変換を行えばよい。

上記した変換は、ＨＡＤがＡＤＲｌをビット反転したデ
ータそのものであることを示し、ＬＡＤがＡＤＲ２をビ
ット反転したものに値Ｓを加算したものであることを示
している。第１図において、データ発生回路９はＥＧＮ
＝Ｏにおいて、ＤＡＴＡａとして数値の６を発生する。

加算器１１はＡＤＲ２のビット反転データτ■π可と値
５を加算し、キャリーＣ１を発生する。データセレクタ
１２は、キャリーＣ１が発生した際にデータ発生回路９
からのデータを加算器１３に送る。キャリーＣ１は加算
器１５のキャリー入力にも送られる。

データ発生回路１４は３ビツトのデータＤＡＴＡＣを発
生し、ＥＧＮ＝Ｏのときに７（２進表示で“１１１″）
を発生する。以上のプロセスを数式で表すと次式のよう
になる。

ＬＡＤ＝τ■πτ＋５　　　　　　　　・・・（８）ま
たは、−°。

ＬＡＤ＝１０２３−ＡＤＲ２＋５ ＝４−ＡＤＲ２川（９） ＨＡＤ＝τπ玉ゴ＋７十０１ ＝ＴＵπ丁　　　　　　　　　　・・・（１０）または
、 ＨＡＤ＝７−ＡＤＲ１・・・（１１） （１０）式について補足説明を行うと、ＡＤＲＩに値７
を加算することは、ＡＤＲＩから値１を減算することに
等しい。例ではＣ１＝１であるので、ＨＡＤはＡＤＲＩ
となる。垂直同期信号の先頭から数えて２ライン目につ
いても（９）、（１１）式の変換により、第１２図（ｂ
）に示すようなＨＡＤ、ＬＡＤが得られる。即ち、同期
信号の立ち下がりエッジに対してはクロックの位相を示
すＡＤＨ２が４からＯに進んだ場合、ＲＯＭＩＥ３のア
ドレスＬＡＤをＯから４に増加させることによりエツジ
データのサンプリングポイントを進めることにより、水
平位置に対するエツジデータの発生タイミングが一定に
なるように制御が行われる。

垂直同期信号の先頭から数えて第３ライン目（ＡＤＨ２
＝８２１）については、前のラインに対しＡＤＨ２がＯ
から８２１へ不連続に変化する。

このような不連続な変化に対する対応は、ＡＤＲ２とデ
ータ発生回路９からのデータ値５を加算器１１で加算す
る。この際キャリーＣ１は発生せず、０となる。データ
発生回路１０は、ＥＧＮ＝ＯのときＡＤＲｂとして、 ＡＤＲｂ＝８２５＋５＝６３０ を発生する。データセレクタ１２は、Ｃ１＝Ｏのときデ
ータＡＤＲｂを加算器１３に送る。このときＡＤＲ２は
１０２３−ＡＤＲ２であり、ＬＡＤ＝　１０２３−ＡＤ
Ｈ２＋８３０１０２４＋８２９−ＡＤＨ２ 加算器１３のオーバーフローは無視するとすれば、ＬＡ
Ｄ＝６２９−ＡＤＲ２・・・（１２）ＨＡＤ！ｔｃ１＝
ｏとシテ、 ＨＡ　Ｄ　＝　Ｋ■Ｔ１＋　７　＋　Ｃ１＝に■πＴ＋
７　　　　　　　　　・・・（１３）または、 ＨＡＤ＝７−ＡＤＲ１＋７ ＝８＋８−ＡＤＲＩ （ＡＤＲＩ＞８）　　　　　　　　・・・（１４）オー
バーフローの８は無視するとすれば、ＨＡＤ＝ｌ−ＡＤ
ＲＩ （ＡＤＲＩ＜７）　　　　　　　・・・（１５）となる
。このときのＡＤＲｌ、ＡＤＲ２からＨＡＤ、ＬＡＤへ
の変換は、第１２図（Ｃ）のようになる。次のラインで
は第１２図（ｄ）のようになり、ＡＤＨ２に不連続を生
じてもＬＡＤの連続性は保たれる。ＥＧＮ＝Ｏ以外の変
化エツジに対してもＤ　Ａ　Ｔ　Ａ　ａ　−ｃをエツジ
番号ＥＧＮに対して適当に決定してやれば、・水平位置
に対して一定位相の変化データを発生することができる
。ただし、立ち上がりエツジの場合は立ち下がりエツジ
の場合と異なり、ＲＯＭ１８の読み出し順序が逆転する
ためＡＤＲ２が４〜０と進むとＬＡＤも４〜０のように
減少し、これにより変化エツジのサンプリングポイント
の位相を進める。

第１２図（ｔ；）、　　（ｃ）の違いで明らかなように
ＡＤＲ２に不連続を生じた場合、ＨＡＤＯ〜７０発生タ
イミングはＡＤＲｌに対し１クロック前または後にずれ
ることになる。最終的に、ＲＯＭ１８から出力されるデ
ータＤＡＴＡ１から同期信号の変化エツジを取り出すの
はデータセレクタ２５であるが、変化データを取り出す
タイミングパルスＰＳは、パルスＰＡと、このパルスＰ
Ａをフリップ・フロップ１９で１クロック遅延したパル
スＰＢとをスイッチ２１で切り換えたパルスである。

スイッチ２１の切換パルスは、第１図の実施例ではＸＯ
Ｒゲート２０に反転パルスＩＮＶと加算器１１のキャリ
ーＣ１を入力した際の出力で与えられる。例えば、第１
２図の（ｂ）、（ｃ）において、パルスＰＡはＡＤＲＩ
の下位３ビツトが７，０〜６の部分で発生する８クロッ
ク幅のパルスであり、（ｂ）の状態の場合ＸＯＲゲート
２０の出力は「Ｌ」なので、パルスＰＡを１クロック遅
延したパルスＰＢがスイッチ２１で選択され、変化エツ
ジデータＤＡＴＡＩを取り出すパルスＰＳとなる。従っ
て、（ｂ）の状態ではパルスＰＳはＡＤＲｌの下位３ビ
ツトが０〜７の部分で発生するパルスとなる。

（Ｃ）の状態ではキャリーＣ１が０になるためパルスＰ
ＳとしてはパルスＰＡが選択される。このときパルスＰ
ＳはＡＤＲ１＝７．Ｏ〜６で発生するパルスとなる。従
って、第１２図（ｂ）、　　（ｃ）どちらの状態におい
ても’、ＲＯＭ１ＢのアドレスＨＡＤ＝７〜Ｏのときの
データがデータセレクタ２５で取り出せる。立ち上がり
エツジを取り出す場合には立ち下がりエツジとは逆の操
作が行われ、キャリアー０１が「１」のときにパルスＰ
Ａが、Ｃ１が“「０」のときにパルスＰＢがスイッチ２
１で選択され、パルスＰＳとなる。

第１図の例では、加算器１１の出力と反転パルスＩＮＶ
をＸＯＲゲート２０に入力し、その出力でパルスＰＳの
位置を１クロックずらすように制御しているが、パルス
ＰＳはアドレスＡＤＲＩとＡＤＲ２により決定できるも
のであるので、アドレスＡＤＲＩとＡＤＲ２からデコー
ド回路によりパルスＰＳを作成してもよい。但し、この
場合デコード回路はアドレスＡＤＲＩが１１ビツト、ア
ドレスＡＤＲ２が１０ビツトの計２１ビットの入力が必
要であり、回路及び回路設計のアルゴリズムが非常に複
雑になる。

固定データ発生回路２４で発生するデータＤＡＴＡ２は
、同期信号データＤＯの変化エツジのデータ以外のデー
タであり、以下にその発生プロセスを第１図のブロック
図と第１０図のタイミング図を参照しながら説明する。

パルス発生回路２２は１水平期間の後縁及び１水平期間
の中心の手前でｒＨＪとなるセレーシａンバルスＶＳＰ
をアドレスＡＤＲ２より作成する。パルスＶＳＰのタイ
ミングは、第１０図に示す通りである。同期信号の変化
エツジは、１水平期間の先頭及び中心でその前後にある
程度の幅をもって発生するので、エツジデータを取り出
すパルスＰＳの前縁のエツジでセレーシロンバルスｖＳ
Ｐをフリップ・フロップ２３でラッチする。ラッチした
出力ＸＮは立ち下がりエツジを発生した後には必ずｒＨ
Ｊになり、立ち上がりデータを発生した後には必ずｒＬ
Ｊになる。固定データ発生回路２４は、パルスＸＮがｒ
ＨＪのとき最小値データＤｍｉｎを、　「Ｌ」のときに
最大値データＤｍａｘを、ＤＡＴＡ２として出力する。

その値は、第１１図に示すＲＯＭ１８の内部に記憶され
ている変化エツジの最小値データＤＩＤ１ｎと、最大値
データＤｍａｘに等しい。

以上のように、発生したデータＤＡＴＡＩをデータセレ
クタ２５で切り換えて出力することにより、データＤｏ
を連続した同期信号のデータにすることができる。パル
スＸＮを発生するためのセレーシ日ンパルスＶＳＰの代
わりとして、反転パルスＩＮＶを使用して同様な動作が
可能なことは第１０図のタイミング図を参照すれば明白
である。

但し、通常、第１図に示すようなＰＡＬ方式テレビジ１
ン同期信号発生装置においては、最終出力データＤＯの
出力タイミングが各部回路の遅延によりずれていくのを
防止するため、各部にデータ切換タイミングをそろえる
ラッチを挿入することが行われている。例えば、前記し
た反転パルス■ＮＶは、パルスＰＳに対し第１０図のタ
イミングに比較してかなり早いタイミングで出力される
場合もあり得る。パルス発生回路２２の構成は、アドレ
スＡＤＲＩより１水平期間の後から前に跨るパルスと１
水平期間の中心で発生するパルスの各々の前エツジ及び
後エツジを決めるデコード回路で構成される。従って、
比較的簡単な回路で、かつ、パルスＰＳに対し安定な位
置にセレーシｅンバルスｖＳＰを発生することが可能で
あり、パルスＸＮを安定に供給することができる。

また、固定データ発生回路２４は、パルスＸＮでＤｍａ
ｘ、Ｄ＋＋ｉｎの発生タイミングをコントロールしてＤ
ＡＴＡ２を出力する方法の他に、次に説明するような方
法でもＤＡＴＡ２を発生することが可能である。第１３
図に固定データ発生回路２４の他の実施例の回路図を示
す。ＲＯＭＩＥ３は、変化エツジデータに対し最大値部
分及び最小値部分を前後１クロック分余分に記憶してお
く。第１４図はその場合のＲＯＭ１ＢのアドレスＨＡＤ
、ＬＡＤに対するデータＤＡＴＡＩをアナログ的に表現
したものである。データＤＡＴＡ１は、例えば第１４図
のようにエツジ変化部分は８クロック区間中の中心の６
クロック区間で完結し、ＨＡＤ＝Ｏの部分にはｈ　ｉｎ
ｔ　　ＨＡ　Ｄ　＝　７の部分にはＤ！ｌａ×ノ一定値
データを記憶しておく。第１３図の固定データ発生回路
２４において、２４０〜２４７はフリップ・フロップ、
２４８はインバータである。第１３図の構成により、固
定データ発生回路はＲＯＭ１６の出力データＤＡＴＡ１
をパルスＰＳの立ち下がりエツジでラッチする。ＲＯＭ
１６の発生する変化エツジデータの最終データは立ち上
がりデータを出力した場合はＤ■ａＸ１　　立ち下がり
データを出力した場合はＤｍｌｎになる。従って、第１
図のデータセレクタ２５の出力には同様に連続した同期
信号データＤＯが得られる。

以上の説明では、エツジデータの出力プロセスについて
、主に１水平周期の先頭で発生する水平同期信号の立ち
下がりデータを例に説明したが、１水平周期の中心で発
生する等化パルスの立ち下がりデータ及び立ち上がりデ
ータについては、次に述べるような注意が必要である。

前述の説明にもあるように、ＰＡＬ方式テレビジョン同
期信号の１水平周期は（５）式で与えられるが、１水平
周期Ｈの先頭と中心に発生する等化パルスの間の時間差
は Ｈ／２＝（１１３５＋４／６２５）Ｔ／２＝（５８７＋
３１８．５／６２５）Ｔ　・・・（１６）であり、１ク
ロック周期Ｔの１／８２５を単位としても０．５の端数
が出る。従って、等化パルスの変化エツジに対しても正
確なデータを発生する場合は、ＲＯＭ１６のＬＡＤを１
ビツト増やして１１ビ、トにする。このときＲＯＭ１Ｂ
には１クロックの１／（８２５・２）＝１／１２５０の
間隔でエツジの変化を記憶しなければならない。従って
、ＲＯＭ１Ｂの記憶容量は２倍必要となる。しかしなが
ら、出力する変化エツジデータＤＡＴＡ１のビット数が
制限されており、１クロック周期の１／１２５０の位相
ずれは量子化誤差の範囲に入り、無視することも可能で
ある。つまり、アドレスＬＡＤは１０ビツトでも可能で
あるし、それ以下でも可能である。即ち、アドレスＬＡ
Ｄのビット数はデータＤＡＴＡ１のビット数に合わせて
適当に決定すればよい。

なお、本発明の同期信号の発生方法は同様な構成により
、映像信号のブランキングエンベロープの発生、及びカ
ラーバーストのエンベロープ発生にも応用できる。

また、本発明のＰＡＬ方式テレビジョン同期信号発生装
置は、計数手段と比較的簡単な加減算をシーケンシャル
に行う簡単なアルゴリズムで実現できるので、高速マイ
クロ・プロセッサを使用して、専用の回路を設計するこ
となく、ソフトウェアで対応することも可能である。

発明の効果 以上のように本発明は、ＰＡＬ方式テレビジ１ン信号の
カラーサブキャリア周波数の整数倍のクロックで、映像
信号の水平位置と、クロックと水平同期信号の間の位相
と、垂直位置とをそれぞれ計数し、その計数結果から、
水平位置で分類したエツジ番号を出力する同期信号に合
わせて発生し、前記エツジ番号が立ち下がりエツジを示
す部分で水平位置とクロック位相を示す計数値を各々反
転処理し、エツジ番号に対応して、反転処理された計数
値に適当なデータを加算し、同期信号の立ち上がり変化
エツジの形を記憶したＲＯＭの加算した結果をアドレス
として読み出し、その読み出したＲＯＭのデータと同期
信号の最大値データ及び最小値データを切り換えて、同
期信号のデータとして出力するので、波形を記憶するＲ
ＯＭは変化エツジ部分のデータを記憶するだけでよい。

即ち、水平位置及び、立ち上がり、立ち下がりの方向が
異なるデータを同−ＲＯＭのデータで発生することが可
能であり、必要なＲＯＭの容量を飛躍的に小さくする効
果がある。

また、ＲＯＭから読み出したエツジデータの切り換えタ
イミングを、同期信号の７つの異なるエツジ位置で発生
する７系統のパルスを発生するデコード手段と、７系統
のパルスをエツジ各号に従って切り換えて出力するセレ
クタ手段で構成するか、または、垂直位置を計数した結
果より、等化パルス発生区間と、垂直同期信号区間を求
め、７系統のパルスのうち、等化パルス発生区間で発生
するエツジ位置に対応する４系統のパルスの論理和と垂
直同期信号区間で発生するエツジ位置に対応する４系統
のパルスの論理和とその他の区間で発生するエツジ位置
に対応する２系統のパルスの論理和を各々切り換えて出
力するセレクタ手段で構成すれば、ＲＯＭの読み出しデ
ータを切り換えるタイミングを発生する手段を、エツジ
番号を発生する手段の一部と共用化し、回路構成を簡単
にできる。

同様に、反転処理されたクロック位相の計数値に適当な
データを加算したときのオーバーフロー出力で、ＲＯＭ
の読み出しデータを切り換えるタイミングを１クロック
遅延するか否かを決定する構成は簡単なアルゴリズムで
実現でき、かつ、回路内にも他の部分とタイミング処理
回路を共用化し、本発明をきわめて簡単な回路で実現で
きる。

また、水平位置を計数する手段は１クロック周期をｎ分
割する０−ｎ−１のアドレスを発生する計数手段とし、
前記計数結果に反転処理を行い、適当なデータａを加算
してＲＯＭのアドレスの一部とし、加算結果がオーバー
フローしなかった場合にはデータＡにｎ、を加算したデ
ータｂを、反転処理した計数結果に加算し、ＲＯＭアド
レスの一部とする（実施例ではｎ＝８２５）ことにより
、ＲＯＭのアドレスの発生アルゴリズムは簡単に実現で
きる。

また、同期信号の最大値及び最小値データの切り換えタ
イミングは、等化パルスの立ち下がり位置の前方の数ク
ロック区間にＨとなるセレーションパルスを作成し、セ
レーションパルスを同期信号の変化エツジで発生するパ
ルスでラッチするラッチ手段で簡単に実現できる。

さらに、別の方法として、同期信号の最大値及び最小値
データを、同期信号の変化エツジで発生するパルスの後
縁のエツジでＲＯＭの読み出しデータをラッチしたデー
タとすれば、回路構成が簡単であるばかりでなく、同期
信号データのうち、変化しない最大値データ、及び最小
値データもＲＯＭ内に書き込まれたデータで設定できる
ので汎用性は著しく向上する。これはＲＯＭを書き換え
るだけで、同期信号の変化エツジの傾斜と同期信号のレ
ベルが自由に変えられることを示す。

従って、本発明のＰＡＬ方式テレビジ２ン同期信号の発
生方法は簡単なアルゴリズム、及び少ないハードウェア
で、クロックに対して位相が同期していない複雑な同期
信号を発生することが可能であり、なおかつ、同期信号
の波形、タイミング等が容易に変更でき１、その実用的
効果はきわめて大きい。

【図面の簡単な説明】

ロック図、第２図〜第７図及び第１０図は第１図におけ
る各部のタイミング図、第８図は第１図のセレクタ１８
の一実施例における回路図、第９図はセレクタ１８の別
の実施例における回路図、第１１図は第１図におけるＲ
ＯＭ１８のアドレスＨＡＤ、ＬＡＤとデータＤＡＴＡ１
の対応図、第１２図はカウンタの出力アドレスＡＤＲＬ
　　ＡＤＲ２とＲＯＭ１６のアドレス入力の対応を示す
マトリクス図、第１３図は固定データＤＡＴＡ２を第１
図と別の構成で発生する場合の固定データ発生回路２４
の回路図、第１４図は第１３図の固定データ発生回路を
使用した場合のＲＯＭ１６のアドレスＨＡＤ、ＬＡＤと
データＤＡＴＡＩの対応図である。 １・・・クロック発生回路、　　２・・・水平カウンタ
、３・・・クロック位相カウンタ、　　４・・・垂直カ
ウンタ、５・・・エツジ番号発生回路、　　６・・・反
転パルス作成回路、７，８．２０・・・ＸＯＲゲート、
　　９，１０゜１４・・・データ発生回路、　　１１，
１３．１５・・・加算器、　　１２．２５・・・データ
セレクタ、　　１６・・・ＲＯＭ、　　　１７・・・エ
ツジパルス発生回路、１８・・・セレクタ、〜、１９．
，２３，５９，７０，２４０〜２４７・・・フリップ・
フロップ、 チ、　　２２・・・パルス発生回路、 夕発生回路、　　５０・・・デコーダ、６２〜６５・・
・ＡＮＤゲー　ト、 ・・・ＯＲアゲ−）、　　　　８０．６１゜夕。 ２１・・・スイッ ２４・・・固定デー ５１〜５７゜ ５８．６６〜６９ ２４８・・・インバー

Claims (7)

【特許請求の範囲】
1. （１）ＰＡＬ方式テレビジョン信号のカラーサブキャリ
   ア周波数の整数倍のクロックを計数し、映像信号の水平
   位置を前記クロック周期を単位として表現する第１のア
   ドレスと、前記第１のアドレスの先頭番地の位置と前記
   映像信号の１周期の先端位置のクロック周期未満の位相
   ずれを表現する第２のアドレスと、前記第１のアドレス
   より生成された水平周波数の２倍の周波数のパルスをも
   とに映像信号の垂直位置を表現する第３のアドレスとを
   作成する計数手段と、 同期信号の変化エッジを水平位置により分類し、各々に
   対応したエッジ番号を前記第１のアドレスと第３のアド
   レスのデコード値より発生するエッジ番号発生手段と、 前記エッジ番号が立ち上がりエッジを示すものと立ち下
   がりエッジを示す部分で前記第１、第２のアドレスのビ
   ット反転、非反転を切り換えるアドレス反転手段と、 前記エッジ番号に対応して２種類のデータａ、ｂを発生
   し、かつ、前記アドレス反転手段で反転制御された第２
   のアドレスにデータａを加算し、オーバーフローした際
   には加算結果をそのまま出力し、オーバーフローしなか
   った際にはデータｂを加算した結果を出力する第１のメ
   モリアドレス発生手段と、 前記エッジ番号に対応してデータｃを発生し、前記アド
   レス反転手段で反転制御された前記第１のアドレスにデ
   ータｃと前記第１のメモリアドレス発生手段のオーバー
   フローをキャリー入力として加算して出力する第２のメ
   モリアドレス発生手段と、 前記第１〜第３のアドレスのデコード値より前記同期信
   号の変化エッジ発生位置で一定幅のパルスを発生するパ
   ルス発生手段と、 前記第１〜第３のアドレスのデコード値より前記同期信
   号が最大値で安定する部分で最大値データ、最小値で安
   定する部分で最小値データを発生する固定データ発生手
   段と、 前記同期信号の立ち上がり変化エッジの１クロック周期
   毎の変化の様子を第２のメモリアドレスに従って記憶し
   、前記変化エッジとクロックの位相を変化させた場合の
   変化の様子を第１のメモリアドレスに従って記憶したＲ
   ＯＭを前記第１、第２のメモリアドレスにより読み出す
   エッジデータ発生手段と、 前記固定データ発生手段と前記エッジデータ発生手段の
   各データを前記パルス発生手段からのパルスで切り換え
   て同期信号データとして出力するデータ切り換え手段と
   、 を備えて成るＰＡＬ方式テレビジョン同期信号発生装置
   。
2. （２）前記パルス発生手段は同期信号の７つの異なるエ
   ッジ位置で発生する７系統のパルスを発生するデコード
   手段と、前記７系統のパルスをエッジ番号発生手段の７
   種類のエッジ番号に従って切り換えて出力するセレクタ
   手段を含むことを特徴とする請求項１記載のＰＡＬ方式
   テレビジョン同期信号発生装置。
3. （３）前記パルス発生手段は第３のアドレスより等化パ
   ルス発生区間を示す第１の垂直パルスと垂直同期信号区
   間を示す第２の垂直パルスを発生する垂直パルス発生手
   段と、同期信号の異なるエッジ位置で発生する７系統の
   パルスのうち、等化パルス発生区間で発生するエッジ位
   置に対応する４系統のパルスの論理和と垂直同期信号区
   間で発生するエッジ位置に対応する４系統のパルスの論
   理和とその他の区間で発生するエッジ位置に対応する２
   系統のパルスの論理和を前記第１、第２のアドレスより
   作成するデコード手段と、前記デコード手段からの３種
   類のパルスの論理和を垂直パルス発生手段からのパルス
   のＨ、Ｌにより切り換えて出力するセレクタ手段を含む
   ことを特徴とする請求項１記載のＰＡＬ方式テレビジョ
   ン同期信号発生装置。
4. （４）前記パルス発生手段は前記第１、第３のアドレス
   よりパルス発生位置を決定するデコード手段と、前記第
   １のメモリアドレス発生手段のオーバーフロー出力と前
   記アドレス反転手段の反転制御信号の排他的論理和で前
   記デコード手段で作成したパルスを１クロック遅延する
   か否かを決定し出力する遅延手段を含むことを特徴とす
   る請求項１記載のＰＡＬ方式テレビジョン同期信号発生
   装置。
5. （５）前記計数手段の第２のアドレス発生手段は１クロ
   ック周期をｎ分割する０〜ｎ−１のアドレスを発生する
   計数手段を含み、前記第１のメモリアドレス発生手段は
   データｂとしてデータａにｎを加算したデータを出力す
   るシフトデータ発生手段を含むことを特徴とする請求項
   １記載のＰＡＬ方式テレビジョン同期信号発生装置。
6. （６）前記固定データ発生手段は前記第１のアドレスよ
   り等化パルスの立ち下がり位置の前方の数クロック区間
   にＨとなるセレーションパルスを作成するデコード手段
   と、前記セレーションパルスを前記パルス発生手段から
   のパルスでラッチするラッチ手段を含むことを特徴とす
   る請求項１記載のＰＡＬ方式テレビジョン同期信号発生
   装置。
7. （７）前記固定データ発生手段は前記パルス発生手段か
   らのパルスの後縁のエッジで前記エッジデータ発生手段
   で発生したデータをラッチしたデータを出力することを
   特徴とする請求項１記載のＰＡＬ方式テレビジョン同期
   信号発生装置。